キャッシュメモリ装置およびそれを含むデータ処理装置

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-081320
公開番号（公開出願番号）：特開2002-278834
出願日： 2001年03月21日
公開日（公表日）： 2002年09月27日
要約：

【要約】【課題】通信制御処理の効率を向上させる。【解決手段】通信制御装置1では、DMA転送がメインメモリ8を介さずにネットワークI/O装置4とキャッシュメモリ装置6との間で直接行われる。また、ネットワークI/O装置4内のDMA5は属性付加部9を備えており、受信したパケットのデータのうちでCPU3からのアクセス確率が高いデータであるヘッダ11に“1”の属性ビット14を付加して転送する。キャッシュメモリ装置6は、属性ビットが“1”のデータのみをキャッシュ部にアロケートする機能を有するので、CPU3からのアクセスに対するヒット率が大幅に向上する。これにより、キャッシュメモリ装置6とメインメモリ8との間のデータの入れ替え発生が減少し通信制御の処理効率が向上する。

請求項（抜粋）：

CPUとメインメモリとの間に設置され高速のバッファメモリとして動作するキャッシュ部を備えるキャッシュメモリ装置において、入力データに付加された属性情報が所定の属性を示す情報であるときに前記入力データを前記キャッシュ部に格納する機能を有することを特徴とするキャッシュメモリ装置。

IPC (7件)：

G06F 12/08 531 , G06F 12/08 501 , G06F 12/08 511 , G06F 12/08 515 , G06F 12/08 559 , G06F 13/12 330 , G06F 13/28 310

FI (7件)：

G06F 12/08 531 C , G06F 12/08 501 Z , G06F 12/08 511 C , G06F 12/08 515 Q , G06F 12/08 559 Z , G06F 13/12 330 T , G06F 13/28 310 E

Fターム (13件)：

5B005JJ12 , 5B005KK02 , 5B005LL11 , 5B005MM05 , 5B005MM22 , 5B005NN25 , 5B005NN42 , 5B014GC14 , 5B014GC36 , 5B061DD09 , 5B061DD11 , 5B061RR05 , 5B061RR06

引用特許：

審査官引用 (4件)

特表平7-501189
キャッシュメモリ制御装置
公報種別：公開公報出願番号：特願平4-059210 出願人：カシオ計算機株式会社
キャッシュ不可能な反復オペレーション命令を有する中央処理装置及びコンピュータ・システム
公報種別：公開公報出願番号：特願平8-234407 出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション

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