特許
J-GLOBAL ID：200903048609907272
テスト回路、遅延回路、クロック発生回路、及び、イメージセンサ
発明者：
出願人/特許権者：
代理人 (1件)：
政木 良文
公報種別：公開公報
出願番号（国際出願番号）：特願2005-195716
公開番号（公開出願番号）：特開2007-017158
出願日： 2005年07月05日
公開日（公表日）： 2007年01月25日
要約：
【課題】 PLL回路等で発生されたクロック信号のジッタ等のタイミング精度を高分解能且つ高精度に評価可能なテスト回路を提供する。【解決手段】 遅延時間を制御可能な遅延回路11、テスト対象のクロック信号S0の位相、クロック信号S0を遅延回路11で遅延させた遅延クロック信号S1の位相を比較する位相比較回路12、位相比較回路12からの所定の比較結果に対する出力回数をカウントする回数カウンタ13、遅延回路11に入力する信号をクロック信号S0から遅延回路11を経由した発振条件を満足する遅延信号に切り替えてリング発振器を形成する信号切替回路14、及び、リング発振器が形成されたときの発振周波数を測定する周波数測定回路15を備え、遅延回路11が可変遅延ユニットを複数縦列に接続してなる可変遅延回路部17を備えてなり、可変遅延ユニットの遅延時間が各別に制御可能に構成されている。【選択図】 図1
請求項（抜粋）：
クロック信号のタイミング精度を評価するためのテスト回路であって、
遅延時間を制御可能な遅延回路と、
テスト対象の前記クロック信号の位相と、前記クロック信号を前記遅延回路で遅延させた遅延クロック信号の位相を比較する位相比較回路と、
前記位相比較回路からの所定の比較結果に対する出力回数をカウントする回数カウンタと、
前記遅延回路に入力する信号を前記クロック信号から前記遅延回路を経由した発振条件を満足する遅延信号に切り替えてリング発振器を形成する信号切替回路と、
前記信号切替回路によって前記リング発振器が形成されたときの発振周波数を測定する周波数測定回路と、を備えてなり、
前記遅延回路が、可変遅延ユニットを複数縦列に接続してなる可変遅延回路部を備えてなり、
前記可変遅延ユニットの遅延時間が、各別に制御可能に構成されていることを特徴とするテスト回路。
IPC (3件)：
G01R 29/02
, H03L 7/095
, H03K 5/14
G01R29/02 L
, G01R29/02 C
, H03L7/08 B
, H03K5/14
5J001AA05
, 5J001AA11
, 5J001BB12
, 5J001CC03
, 5J001DD09
, 5J106AA04
, 5J106CC01
, 5J106CC24
, 5J106CC52
, 5J106CC58
, 5J106DD32
, 5J106KK32
出願人引用 (1件)
審査官引用 (10件)
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