特許
J-GLOBAL ID：200903048722931643
格子整合半導体基板の形成
発明者：
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出願人/特許権者：
代理人 (2件)：
園田 吉隆
, 小林 義教
公報種別：公表公報
出願番号（国際出願番号）：特願2004-510018
公開番号（公開出願番号）：特表2005-528795
出願日： 2003年05月30日
公開日（公表日）： 2005年09月22日
要約：
仮想基板での転位集積を減少させるために、下層のSi基板34と最上の一定組成SiGe層36との間に緩衝層32を設ける。この緩衝層32は、相互に重ねられた勾配SiGe層38および勾配SiGe層40を有している。各勾配SiGe層40の堆積中、Ge成分xは、前の層のGe組成比に対応する値から次の層のGe組成比に対応する値まで線形的に増加させる。さらに、各均一SiGe層40の堆積中には、Ge組成xを一定に保ち、これにより、Ge組成xが、段階的に緩衝層の深さにわたって変化するようにする。勾配SiGe層38および均一SiGe層40の各対の堆積後、層を堆積させた温度よりも高い温度でウェハを焼きなます。各勾配SiGe層は、転位の集積によって緩和することができるが、均一SiGe層40により、転位の集積が勾配SiGe層38から延びることが防止される。さらに、後続の各焼きなましステップによって、前に塗布された勾配SiGe層38および均一SiGe層40が、層の厚さが比較的薄いにもかかわらず、完全に緩和する。その結果、転位は、実質的に独立して層38および40の連続する対内に生成し、小さな表面起伏40しか生成せずに比較的均一に分散する。さらに、貫通転位の密度は著しく低下し、ひいては、活性デバイスでの電子の散乱および電子の運動速度の低下を引き起こす原子格子の崩壊が減少することによって、仮想基板の性能が向上する。
請求項（抜粋）：
格子整合半導体基板を形成する方法であって、
(a)Si表面上に、層を横切って最小値から第1のレベルまで増加するGe組成比を有する、第1の勾配SiGe層をエピタキシャル成長させ、
(b)前記第1の勾配SiGe層上に、層を横切って実質的に一定の前記第1のレベルのGe組成比を有する、第1の均一SiGe層をエピタキシャル成長させ、
(c)SiGe層内のひずみを実質的に完全に緩和するために、少なくとも第1の勾配SiGe層を高温で焼きなまし、
(d)第1の均一SiGe層上に、層を横切って前記第1のレベルから該第1のレベルより大きい第2のレベルまで増加するGe組成比を有する、第2の勾配SiGe層をエピタキシャル成長させる、
ことを含む方法。
IPC (3件)：
H01L21/205
, H01L21/20
, H01L29/165
H01L21/205
, H01L21/20
, H01L29/165
5F045AA03
, 5F045AA05
, 5F045AA08
, 5F045AB01
, 5F045AD09
, 5F045AD10
, 5F045AF03
, 5F045BB12
, 5F045CA05
, 5F045DA53
, 5F045DA58
, 5F045HA16
, 5F052JA01
, 5F052JA05
, 5F052JA07
, 5F052KA01
, 5F052KA05
