特許
J-GLOBAL ID：200903048927064330

半導体装置及び半導体装置の製造方法

発明者：
松田 聡

松田 聡 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-268345
公開番号（公開出願番号）：特開2001-093861
出願日： 1999年09月22日
公開日（公表日）： 2001年04月06日
要約：
【要約】【課題】 ゲート電極を埋め込む溝がテーパ角のついた形状をしているため完全に溝を埋め込むことができず、溝中にボイドが発生し、ゲート電極の断面積を減少させてしまい、ゲート抵抗を高くする原因となっていた。【解決手段】 半導体基板1上に形成された第1の層間絶縁膜6中に溝部を形成する際に、逆テーパ型に形成することにより、この後の工程で前記溝部にゲート電極8を埋め込む際に、ボイドが発生しないようにして埋め込むことができる。
請求項（抜粋）：
半導体基板上に形成された第1の絶縁膜と、前記第1の層間絶縁膜中に開口部分の幅が底部分より広くなるように形成された溝部と、少なくとも前記溝部の底部に形成された第2の絶縁膜と、前記溝部に埋め込まれた電極とを具備することを特徴とする半導体装置。
IPC (3件)：
H01L 21/285 ,  H01L 29/78 ,  H01L 21/336
FI (3件)：
H01L 21/285 C ,  H01L 29/78 301 G ,  H01L 29/78 301 P
Fターム (20件)：
4M104CC05 ,  4M104DD03 ,  4M104DD04 ,  4M104DD08 ,  4M104DD12 ,  4M104DD16 ,  4M104EE03 ,  4M104EE09 ,  4M104FF08 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH13 ,  4M104HH16 ,  5F040EC19 ,  5F040EC20 ,  5F040ED03 ,  5F040FA02 ,  5F040FA05 ,  5F040FA07
引用特許：
審査官引用 (3件)

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