特許

J-GLOBAL ID：200903049179434452

ASICメモリ設計の構成可能な組込型自己修復に関する方法、及び装置

発明者： オウエン・エス・バイアー ,  アダム・カブラニアン ,  チューク-ハン・チャーリー・リ ,  ファーザド・ザーリンファー
出願人/特許権者： エルエスアイ ロジック コーポレーション
代理人 (1件)： 古谷 馨 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-340537
公開番号（公開出願番号）：特開平8-255500
出願日： 1995年12月27日
公開日（公表日）： 1996年10月01日
要約：

【要約】【課題】 本発明はASICシステムにおいて、チップ上で回路のテスト及び修復を実行することによって、障害のあるメモリ・セルを内部的に修復するための論理回路と技法を提供する。【解決手段】 テスト回路はメモリ・アレイ内の列ライン障害、行ライン障害、及びデータ保持障害を検出する。修復回路は、障害のあるメモリ・ラインの元のアドレス位置を、冗長列ライン、又は冗長行ラインのマッピングされたアドレス位置にリダイレクトする。この修復技法はメモリ・アレイ内の各I/Oアレイに取り付けられた冗長列ライン、及び検出されたメモリ障害を置換する冗長行ラインを含んでいる。これらのテスト、及び修復手順はあらゆる外部装置の補助なしに、チップ内で実行される。

請求項（抜粋）：

テスト回路、修復回路、メモリ・アレイ、及びメモリ・アレイ内の複数の冗長ラインを含むシステムにおいて、構成可能なASICメモリをチップ上でテストし、修復する方法であって、前記方法が、修復回路によって、障害のある少なくとも1つのラインの元のアドレス位置を、少なくとも1つの冗長ラインのマッピングされたアドレス位置にリダイレクトするステップを含むことを特徴とする、前記方法。

引用特許：

審査官引用 (4件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-199583   出願人：富士通株式会社
• 集積回路の内蔵メモリ故障時の救済方法
  公報種別：公開公報   出願番号：特願平4-006135   出願人：富士通株式会社
• 特開昭54-119847
  
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-053733   出願人：川崎製鉄株式会社