特許
J-GLOBAL ID：200903049461349336

半導体装置及びその製造方法

発明者：
一條 尚生

一條 尚生 について

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小倉 弘義

小倉 弘義 について

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佐藤 嘉展

佐藤 嘉展 について

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生田 晃久

生田 晃久 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 新居 広守
公報種別：公開公報
出願番号（国際出願番号）：特願2004-195809
公開番号（公開出願番号）：特開2006-019508
出願日： 2004年07月01日
公開日（公表日）： 2006年01月19日
要約：
【課題】 高いドレイン・ソース間耐圧を確保しつつ、低いオン抵抗を実現できる半導体装置及びその製造方法を提供する。【解決手段】 支持基板1と、支持基板1上に埋込酸化膜2を介して形成され、P-型活性領域3aを有する半導体層3と、ゲート酸化膜17及びLOCOS酸化膜5aの一部を介して半導体層103上に形成されたゲート電極16aとを備え、P-型活性領域3aは、N+型ソース領域11と、P型ボディー領域12と、P+型バックゲートコンタクト領域14と、N型ドレインオフセット領域19と、N+型ドレインコンタクト領域20と、N型ドレインオフセット領域19とP型ボディー領域12との間の局所的な領域に形成されたN型ドレインバッファ領域18とを有し、N型ドレインバッファ領域18はLOCOS酸化膜5aのソース側の端部と接し、N型ドレインオフセット領域19よりも浅い。【選択図】 図1
請求項（抜粋）：
MOSトランジスタであって、 半導体基板と、 前記半導体基板上に形成された第1導電型の半導体層と、 ゲート絶縁膜を介して前記半導体層上に形成されたゲート電極とを備え、 前記半導体層は、第1導電型のボディー領域と、前記半導体層表面に露出するように前記ボディー領域内に形成された第2導電型のソース領域と、第2導電型のドレインオフセット領域と、前記半導体層表面に露出するように前記ドレインオフセット領域内に形成された第2導電型のドレインコンタクト領域と、前記ドレインオフセット領域及び前記ボディー領域に隣接するように、前記ドレインオフセット領域と前記ボディー領域との間に形成された第2導電型のドレインバッファ領域とを有し、 前記ゲート絶縁膜は、前記ソース領域側に位置する薄膜部と、前記ドレインコンタクト領域側に位置し、前記薄膜部とつながる端部を有する厚膜部とからなり、 前記ドレインバッファ領域は、前記厚膜部の端部と接し、前記ドレインオフセット領域よりも浅い ことを特徴とする半導体装置。
IPC (2件)：
H01L 29/786 ,  H01L 21/336
FI (4件)：
H01L29/78 616S ,  H01L29/78 616A ,  H01L29/78 617V ,  H01L29/78 617S
Fターム (31件)：
5F110AA13 ,  5F110BB12 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110FF02 ,  5F110FF12 ,  5F110FF23 ,  5F110GG02 ,  5F110GG12 ,  5F110GG32 ,  5F110GG34 ,  5F110GG37 ,  5F110GG52 ,  5F110GG60 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ06 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HL02 ,  5F110HL03 ,  5F110HL22 ,  5F110HM02 ,  5F110HM12 ,  5F110HM15 ,  5F110NN62 ,  5F110NN65 ,  5F110NN66 ,  5F110QQ17
引用特許：
出願人引用 (1件)
  • 高耐圧半導体装置
    公報種別：公開公報   出願番号：特願平11-274708   出願人：株式会社東芝
審査官引用 (3件)

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