半導体装置、半導体メモリ装置及び半導体メモリセル

発明者：
出願人/特許権者：
代理人 (1件)：佐々木聖孝
公報種別：公開公報
出願番号（国際出願番号）：特願2003-274109
公開番号（公開出願番号）：特開2005-038502
出願日： 2003年07月14日
公開日（公表日）： 2005年02月10日
要約：

【課題】データ保持用の消費電流および待機時の消費電流を大幅に節減して低電力化を実現すること。【解決手段】このメモリセルでは、ラッチ回路10と出力回路32とに別系統の電源電圧VRET,VDDがそれぞれ供給される。ラッチ回路10は、NMOSトランジスタ20とトランスミッションゲート24とによって周辺の回路と分離可能となっている。ラッチ回路10を構成するMOSトランジスタ12,14,16,18とスイッチ回路を構成するMOSトランジスタ20,26,28は、出力回路32を含む周辺の回路を構成する標準型MOSトランジスタよりもリーク電流の格段に小さい低リーク型MOSトランジスタからなる。【選択図】図1

請求項（抜粋）：

1ビットのデータを電圧の形態で電気的に保持するための少なくとも1つのMOSトランジスタを含むラッチ回路と、前記ラッチ回路とデータをやりとりするための少なくとも1つのMOSトランジスタを含む周辺回路と、前記ラッチ回路と前記周辺回路とを接続または分離するための少なくとも1つのMOSトランジスタを含むスイッチ回路と、前記周辺回路に第1の電源電圧を供給するための第1の電源電圧供給部と、前記ラッチ回路に第2の電源電圧を供給するための第2の電源電圧供給部と、前記第2の電源電圧供給部から独立して前記第1の電源電圧供給部のオン・オフを制御するための第1の制御部と、前記第1の電源電圧供給部のオン・オフと連動して前記スイッチ回路のオン・オフを制御するための第2の制御部とを有し、前記ラッチ回路および前記スイッチ回路に含まれるMOSトランジスタを前記周辺回路に含まれるMOSトランジスタよりもリーク電流の小さい低リーク型MOSトランジスタで構成する半導体装置。

IPC (1件)：

G11C11/41

FI (2件)：

G11C11/34 K , G11C11/40 B

Fターム (6件)：

5B015JJ05 , 5B015KA07 , 5B015KA09 , 5B015KB72 , 5B015NN01 , 5B015QQ03

引用特許：

審査官引用 (5件)

半導体メモリ装置
公報種別：公開公報出願番号：特願平6-068930 出願人：日本電信電話株式会社
特開平1-287898
半導体装置
公報種別：公開公報出願番号：特願平11-186167 出願人：株式会社東芝

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