特許
J-GLOBAL ID：200903050403792503
フラッシュ・メモリ素子及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
笹島 富二雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-317071
公開番号（公開出願番号）：特開平11-307656
出願日： 1998年11月09日
公開日（公表日）： 1999年11月05日
要約：
【要約】【課題】消去動作の効率の低下を防止できると同時に、カップリング比を増大させてプログラム動作の効率を向上させ、プログラム動作の信頼性を維持し、素子の大きさを減少させ、製造工程を容易、かつ、簡単にできるフラッシュ・メモリ素子及びその製造方法を提供する。【解決手段】第1導電形の半導体基板31上につながるように形成された第1ゲート絶縁膜39及び埋立て絶縁膜41のうちの第1ゲート絶縁膜39上には、埋立て絶縁膜41の一部分と重畳するようにフローティング・ゲート45、第2ゲート絶縁膜47、コントロール・ゲート49及びキャップ絶縁膜51が形成されて、各側面には側壁53又は第3ゲート絶縁膜57が形成され、埋立て絶縁膜41上には消去ゲート59が形成され、埋立て絶縁膜41の下部にはソース領域が、フローティング・ゲート45の埋立て絶縁膜42と重畳しない側面側の半導体基板31内にはドレーン領域61が形成されることにより、フラッシュ・メモリ素子が構成される。
請求項（抜粋）：
第1導電形の半導体基板と、前記半導体基板上の所定部分に形成された第1ゲート絶縁膜と、前記半導体基板上の所定部分に前記第1ゲート絶縁膜とつながるように形成された埋立て絶縁膜と、前記第1ゲート絶縁膜上に、前記埋立て絶縁膜の一部分と重畳されるように形成されたフローティング・ゲートと、前記フローティング・ゲートの上面及び前記埋立て絶縁膜と重畳する側面に形成された第2及び第3ゲート絶縁膜と、前記第2ゲート絶縁膜上に、一側面は、前記フローティング・ゲートの前記埋立て絶縁膜と重畳しない側面と略一致し、他側面は、前記フローティング・ゲートの埋立て絶縁膜側側面より短く、かつ、前記埋立て絶縁膜と重畳されるように形成されたコントロール・ゲートと、前記フローティング・ゲート上の、前記コントロール・ゲートの埋立て絶縁膜側側面に形成された絶縁性の側壁と、前記埋立て絶縁膜上に、前記第3ゲート絶縁膜及び前記側壁によって前記フローティング・ゲート及び前記コントロール・ゲートと電気的に離隔されるように形成された消去ゲートと、前記半導体基板内の、前記埋立て絶縁膜の下部に形成された第2導電形のソース領域及び前記フローティング・ゲートの前記埋立て絶縁膜と重畳しない側面側に形成された第2導電形のドレーン領域と、を含むことを特徴とするフラッシュ・メモリ素子。
IPC (5件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, G11C 16/04
, H01L 27/115
H01L 29/78 371
, G11C 17/00 621 A
, H01L 27/10 434
