位相補正回路、位相補正DLL回路、多位相クロック生成DLL回路、位相比較回路及び半導体装置

発明者： ,
出願人/特許権者：
代理人 (1件)：松本眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願平9-155430
公開番号（公開出願番号）：特開平11-004147
出願日： 1997年06月12日
公開日（公表日）： 1999年01月06日
要約：

【要約】【課題】生成された多位相クロックの位相誤差を補正する。【解決手段】遅延素子がi個縦続接続され、制御信号B0〜B6に応答してレファランスクロックに対する位相がiθの生成クロックφiが、i個のうち[j(i/n)]個の遅延素子を通って取り出されるようにバイパス用スイッチ素子が接続された遅延回路Ciを、1≦i≦6の各iについて有し、ここに[]は丸め整数化記号である。位相比較回路において、電源配線間にpMOSトランジスタと、2つのnMOSトランジスタとが直列接続され、レファランスクロックのエッジを検出して負パルスを出力し該pMOSトランジスタのゲートに供給し、該レファランスクロックの次のエッジを検出して正パルスを出力し一方の該nMOSトランジスタのゲートに供給し、生成クロックを遅延させ又はその論理値を反転させた信号を他方の該nMOSトランジスタのゲートに供給する。

請求項（抜粋）：

遅延素子が[im/n]個縦続接続され、レファランスクロックに対する位相がiθの生成クロックφiが第1制御信号CCj(1≦j≦m)に応答して該[im/n]個のうち[j(i/n)]個の該遅延素子を通って取り出されるようにバイパス用スイッチ素子が接続された第i遅延回路を、1≦i≦nの各iについて有し、ここに[]は丸め整数化記号であり、m≧[n/2]であることを特徴とする位相補正回路。

IPC (4件)：

H03K 5/135 , G06F 1/06 , H03K 5/15 , H03L 7/081

FI (4件)：

H03K 5/135 , G06F 1/04 312 A , H03K 5/15 G , H03L 7/08 J

引用特許：

出願人引用 (3件)

可変遅延回路
公報種別：公開公報出願番号：特願平5-101847 出願人：オリンパス光学工業株式会社
可変遅延回路
公報種別：公開公報出願番号：特願平7-141701 出願人：沖電気工業株式会社
位相同期クロック分配回路
公報種別：公開公報出願番号：特願平6-000623 出願人：日本電信電話株式会社

審査官引用 (3件)

可変遅延回路
公報種別：公開公報出願番号：特願平5-101847 出願人：オリンパス光学工業株式会社
可変遅延回路
公報種別：公開公報出願番号：特願平7-141701 出願人：沖電気工業株式会社
位相同期クロック分配回路
公報種別：公開公報出願番号：特願平6-000623 出願人：日本電信電話株式会社

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