特許
J-GLOBAL ID：200903050646548902
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-098421
公開番号（公開出願番号）：特開平9-288899
出願日： 1996年04月19日
公開日（公表日）： 1997年11月04日
要約：
【要約】【課題】 製品試験のための試験時間を短縮することができ、試験に要するコストの低減を図る。【解決手段】 データを記憶するメモリセルがマトリクス状に配置されて構成され、複数のブロックから構成されるメモリセルアレイと、ブロック単位でメモリセルアレイをアクセスするローデコーダ5と、メモリセルの記憶されたデータを読み出すワード線WLとを備えた半導体記憶装置において、製品試験のために、全ブロック及び全ワード線を選択して読み出しを行うモードを有する。
請求項（抜粋）：
データを記憶するメモリセルがマトリクス状に配置されて構成され、1又は複数のブロックから構成されるメモリセルアレイと、前記メモリセルアレイの各ブロックに設けられたアドレスラッチ回路と、前記アドレスラッチ回路のラッチ状態に応じてブロック単位で前記メモリセルアレイをアクセスするローデコーダとを備えた半導体記憶装置において、全ブロックを選択状態にラッチした後、選択ブロックのアドレスラッチを非選択状態に解除して、前記メモリセルアレイにアクセスするモードを有することを特徴とする半導体記憶装置。
IPC (5件)：
G11C 29/00 303
, G01R 31/28
, G11C 16/04
, G11C 16/06
, H01L 21/66
G11C 29/00 303 G
, H01L 21/66 W
, G01R 31/28 B
, G01R 31/28 V
, G11C 17/00 308
, G11C 17/00 309 E
