特許
J-GLOBAL ID：200903050661558477

半導体集積回路装置およびその製造方法

発明者：
宿利 章二

宿利 章二 について

, 
黒田 謙一

黒田 謙一 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-164639
公開番号（公開出願番号）：特開平11-354749
出願日： 1998年06月12日
公開日（公表日）： 1999年12月24日
要約：
【要約】【課題】 ビット線等配線の線幅をフォトリソグラフィの加工限界を越えて縮小された寸法で加工する。【解決手段】 ビット線BL上に情報蓄積用容量素子Cを有するDRAMにおいて、DRAMのワード線WLとして機能するゲート電極上に形成された配線形成用の絶縁膜17に配線溝18を形成し、配線溝18の側壁にサイドウォールスペーサ19を形成する。サイドウォールスペーサ19でその間隔が狭められた配線溝18内に、たとえばタングステン膜からなるビット線BLおよび第1層配線を配線溝18に埋め込んで形成する。ビット線BLは接続プラグ21を介して半導体基板1に接続され、ビット線BLと接続プラグ21とは配線溝18の底部で接続される。
請求項（抜粋）：
半導体からなる基板または表面に半導体層を有する基板と、前記基板の主面の分離領域に囲まれた活性領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下のチャネル領域と、前記チャネル領域を挟んで形成された第1および第2半導体領域と、前記第1半導体領域に電気的に接続された金属配線と、前記第2半導体領域に電気的に接続され、前記金属配線よりも上層に形成された情報蓄積用容量素子とを有する半導体集積回路装置であって、前記ゲート電極上の何れかの層に形成された第1絶縁膜に配線溝を有し、前記金属配線が、前記配線溝に埋め込んで形成されていることを特徴とする半導体集積回路装置。
IPC (2件)：
H01L 27/108 ,  H01L 21/8242
FI (2件)：
H01L 27/10 681 F ,  H01L 27/10 621 C
引用特許：
審査官引用 (3件)

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