特許
J-GLOBAL ID：200903015894829101

半導体装置及びその製造方法

発明者：
幸山 裕亮

幸山 裕亮 について

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早坂 伸夫

早坂 伸夫 について

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奥村 勝弥

奥村 勝弥 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-186192
公開番号（公開出願番号）：特開平10-079492
出願日： 1997年07月11日
公開日（公表日）： 1998年03月24日
要約：
【要約】【課題】ゲート電極に対して自己整合的に隣接するコンタクトホールを形成することができる半導体装置及びその製造方法である。【解決手段】半導体基板11上にゲート絶縁膜12を形成し、このゲート絶縁膜12上にゲート電極13を形成し、ソース/ドレイン拡散層14を形成し、ゲート電極13の側壁に窒化シリコン膜16を形成し、全面に酸化シリコン膜17を形成し、この酸化シリコン膜17をゲート電極13と同じ高さまでエッチバックして表面を平坦化し、ゲート電極13の表面を所定の厚みだけエッチングして酸化シリコン膜17との段差18を形成し、この段差18をタングステン膜20で充填し、このタングステン膜20の表面を所定の厚みだけエッチングして段差21を形成し、この段差21を窒化シリコン膜22で充填する工程とを具備している。
請求項（抜粋）：
半導体基板上にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上に第1導電膜からなるゲート電極を形成する工程と、上記半導体基板に所定の間隔でソース/ドレイン拡散層を形成する工程と、上記ゲート電極の側壁に第1絶縁膜からなるスペーサを形成する工程と、全面に第2絶縁膜を形成し、この第2絶縁膜を上記ゲート電極と同じ高さまでエッチバックして表面を平坦化する工程と、上記ゲート電極を深さ方向に所定の厚みだけエッチングして上記第1絶縁膜との第1段差を形成する工程と、上記第1段差を第2導電膜で充填する工程と、上記第2導電膜を深さ方向に所定の厚みだけエッチングして上記第1絶縁膜との第2段差を形成する工程と、上記第2段差を第3絶縁膜で充填する工程とを具備したことを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/768 ,  H01L 29/78
FI (6件)：
H01L 27/10 681 B ,  H01L 21/90 C ,  H01L 27/10 621 B ,  H01L 27/10 625 A ,  H01L 27/10 671 Z ,  H01L 29/78 301 X
引用特許：
出願人引用 (9件)
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審査官引用 (9件)
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