特許
J-GLOBAL ID：200903050736096407
複合型半導体装置、それに用いられる半導体パッケージ及びスペーサーシート、並びに複合型半導体装置の製造方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
大谷 保
公報種別：公開公報
出願番号（国際出願番号）：特願2006-289070
公開番号（公開出願番号）：特開2008-108847
出願日： 2006年10月24日
公開日（公表日）： 2008年05月08日
要約：
【課題】POP型半導体パッケージにおいて、上部半導体パッケージと下部半導体パッケージとの間の設置空間を確保すると共に、隣接する接続端子同士の短絡を防止し、両半導体パッケージ間の配線接続を確実にする方法及び半導体装置の提供。【解決手段】下面にパッケージ間を導通させるための電極122が配列している上部半導体パッケージの配線接続用基板12と、上面にパッケージ間を導通させるための電極132が配列している下部半導体パッケージの配線接続用基板13と、該基板間で対面して配列している電極同士を連通する該空隙部の周囲に配置された貫通孔104とを有し、該基板間に接着し挿嵌しているスペーサーシート100と、該スペーサーシートの該貫通孔の内部に設けられる該基板間を導通させるための接続端子141、142と、最下部に位置する半導体パッケージの配線接続用基板の下面に形成された外部接続用の接続端子140とを有する。【選択図】図9
請求項（抜粋）：
複数の半導体パッケージが積層して形成される複合型半導体装置であって、
下面にパッケージ間を導通させるための電極が配列している上部半導体パッケージの配線接続用基板と該基板の上面及び/又は下面に配置される上部半導体パッケージの主部を有する、相対して上部を構成する上部半導体パッケージと、
上面にパッケージ間を導通させるための電極が配列している下部半導体パッケージの配線接続用基板と該基板の上面及び/又は下面に配置される下部半導体パッケージの主部を有する、相対して下部を構成する下部半導体パッケージと、
隣接する上部下部の該基板間に配置される該上部半導体パッケージの主部及び/又は該下部半導体パッケージの主部に対応する空隙部と、該基板間で対面して配列している電極同士を連通する該空隙部の周囲に配置された貫通孔とを有し、該基板間に接着し挿嵌しているスペーサーシートと、
該スペーサーシートの該貫通孔の内部に設けられる該基板間を導通させるための接続端子と、
最下部に位置する半導体パッケージの配線接続用基板の下面に形成された外部接続用の接続端子と
を有することを特徴とする複合型半導体装置。
IPC (3件)：
H01L 25/10
, H01L 25/11
, H01L 25/18
出願人引用 (5件)
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審査官引用 (1件)
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