特許
J-GLOBAL ID：200903093859657552
半導体装置及びその製造方法、回路基板並びに電子機器
発明者：
,
出願人/特許権者：
代理人 (3件)：
井上 一
, 布施 行夫
, 大渕 美千栄
公報種別：公開公報
出願番号（国際出願番号）：特願2004-156271
公開番号（公開出願番号）：特開2005-340451
出願日： 2004年05月26日
公開日（公表日）： 2005年12月08日
要約：
【課題】 本発明の目的は、複数の半導体チップそれぞれをインターポーザによって支持した場合の、上下のインターポーザの接合強度を向上させることにある。【解決手段】 半導体装置は、第1のパッケージ10と、第2のパッケージ30と、第1及び第2の配線パターン14,34を電気的に接続するコンタクト部48と、樹脂50と、を有する。第2のパッケージ30は、第2のインターポーザ32が第1の半導体チップ16及び第1のインターポーザ12の上方にオーバーラップするように配置されている。コンタクト部48は、第1及び第2のインターポーザ12,32の間に設けられている。樹脂50は、第1のインターポーザ12及び第1の半導体チップ16と、第2のインターポーザ32と、の間に設けられている。【選択図】 図2
請求項（抜粋）：
第1の配線パターンが形成された第1のインターポーザと、前記第1のインターポーザに搭載されるとともに前記第1の配線パターンと電気的に接続された第1の半導体チップと、を含む第1のパッケージと、
第2の配線パターンが形成された第2のインターポーザと、前記第2のインターポーザに搭載されるとともに前記第2の配線パターンと電気的に接続された第2の半導体チップと、を含む第2のパッケージと、
前記第1及び第2の配線パターンを電気的に接続するコンタクト部と、
樹脂と、
を有し、
前記第2のパッケージは、前記第2のインターポーザが前記第1の半導体チップ及び前記第1のインターポーザの上方にオーバーラップするように配置され、
前記コンタクト部は、前記第1及び第2のインターポーザの間に設けられ、
前記樹脂は、前記第1のインターポーザ及び前記第1の半導体チップと、前記第2のインターポーザと、の間に設けられてなる半導体装置。
IPC (3件)：
H01L25/065
, H01L25/07
, H01L25/18
出願人引用 (1件)
審査官引用 (5件)
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