特許
J-GLOBAL ID：200903050879092887
マルチプロセッサシステムおよびそのためのネットワーク
発明者：
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出願人/特許権者：
代理人 (1件)：
薄田 利幸
公報種別：公開公報
出願番号（国際出願番号）：特願平7-296479
公開番号（公開出願番号）：特開平9-138782
出願日： 1995年11月15日
公開日（公表日）： 1997年05月27日
要約：
【要約】【課題】いずれかのプロセッサユニットが出力するメモリアクセスをインタコネクトネットワークを用いて他のキャッシュが簡単に監視でき、さらに、メモリマップドレジスタへのアクセス要求の送出先を決定する回路を簡単化する。【解決手段】各プロセッサユニットの送信部7-i内に以下のようにアクセス要求の送付先を決める回路を設ける。主記憶データへのアクセス要求の場合、全てのプロセッサユニットとそのデータを保持している一つのメモリユニットのみに、そのアクセス要求をクロスバスイッチ1を介して部分放送する。入出力装置内のメモリマップドレジスタに対するアクセス要求の場合には、全ての入出力ユニットにこのアクセス要求を部分放送する。プロセッサユニット、メモリユニットあるいは入出力ユニットのいずかれに属するメモリマップドレジスタに対するアクセス要求の場合、全てのユニットにこのアクセス要求をクロスバスイッチ1を介して放送する。
請求項（抜粋）：
複数のプロセッサユニットと、複数のメモリユニット複数の入出力ユニットと、該複数のプロセッサユニット、該複数のメモリユニットおよび該複数の入出力ユニットを相互に接続し、それらの間で複数のデータを並列に転送するためのネットワークと、それぞれ該複数の入出力ユニットの一つに接続された複数の入出力装置と、それぞれ該複数のプロセッサユニット、該複数のメモリユニットおよび該複数の入出力ユニットおよび該複数の入出力装置の内のいずれか一つに含まれた複数のメモリマップドレジスタとを有し、各メモリユニットは、それぞれ該複数のプロセッサユニットにより共有される主記憶の一部分を構成する複数の主記憶部分の一つを有し、該複数の主記憶部分には、それぞれ所定のアドレス空間の第1の領域内の互いに異なる複数の部分領域が割り当てられ、該複数のレジスタは、該アドレス空間の該第1の領域と異なる他の領域を割り当てられ、各プロセッサユニットは、少なくとも一つのプロセッサと、該複数の主記憶部分に対するキャッシュメモリと、該キャッシュメモリに対するキャッシュ制御回路であって、該プロセッサから供給されたデータ読み出し要求が指定するアドレスのデータに関して該キャッシュメモリのヒットチェックを行う手段を有するものと、該ヒットチェックの結果、該キャッシュメモリがヒットしなかったときに、該複数のプロセッサユニットと、該第1の領域内の該複数の部分領域の内、該指定されたアドレスが属する一つの部分領域が割り当てられている一つの部分主記憶を有する一つのメモリユニットとを、該データ読み出し要求の複数の送出先として決定し、それらのユニットへの該データ読み出し要求の部分放送を該ネットワークに要求する送出先決定回路を有するマルチプロセッサシステム。
IPC (2件)：
FI (2件)：
G06F 15/16 320 K
, G06F 12/08 H
出願人引用 (7件)
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審査官引用 (7件)
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