特許
J-GLOBAL ID：200903051050748625

メモリアクセス回路、そのメモリアクセス回路の動作方法およびそのメモリアクセス回路を用いる表示装置

発明者：
真鍋 尚

真鍋 尚 について


出願人/特許権者：
パイオニアプラズマディスプレイ株式会社

パイオニアプラズマディスプレイ株式会社 について


代理人 (1件)： 工藤 実
公報種別：公開公報
出願番号（国際出願番号）：特願2004-269514
公開番号（公開出願番号）：特開2005-141725
出願日： 2004年09月16日
公開日（公表日）： 2005年06月02日
要約：
【課題】データ処理動作中に性能制限することなく、メモリアクセスタイミングを調整するメモリアクセス回路を提供する【解決手段】メモリと、基準クロック信号を生成するクロック生成回路と、基準クロック信号を遅延して遅延クロック信号を生成するクロック遅延調整回路とを有するメモリアクセス回路を構成する。メモリアクセス回路は、テストデータを生成するテストデータ生成回路と、外部同期信号に応答してメモリ書き込みテストスタート信号を出力するメモリアクセステスト制御回路とを具備する構成である。テストデータ生成回路はテストデータを生成し、基準クロックに同期して前記メモリに書き込むと共に、基準クロックに同期してテストデータに対応する書き込みデータを出力する。メモリアクセステスト制御回路は、メモリからテストデータを読み出し、読み出したテストデータと書き込みデータを比較し、メモリアクセスタイミング調整を実行する。【選択図】 図2
請求項（抜粋）：
メモリと、 基準クロック信号を生成するクロック生成回路と、 前記基準クロック信号を遅延して遅延クロック信号を生成するクロック遅延調整回路と、前記クロック遅延調整回路は遅延値の異なる複数の遅延クロック信号を生成し、 テストデータを生成するテストデータ生成回路と、 外部同期信号に応答してメモリテストスタート信号を出力するメモリアクセステスト制御回路と を具備し、 前記テストデータ生成回路は、前記メモリテストスタート信号に応答して前記テストデータを生成し、前記テストデータを前記基準クロックに同期して前記メモリに書き込むと共に、前記基準クロックに同期して前記テストデータに対応する書き込みデータを出力し、 前記メモリアクセステスト制御回路は、前記遅延クロック信号に同期して前記メモリから前記テストデータを読み出し、前記読み出したテストデータと前記書き込みデータを比較し、前記比較に対応してメモリアクセスタイミング調整を実行する メモリアクセス回路。
IPC (1件)：
G06F12/00
FI (2件)：
G06F12/00 564A ,  G06F12/00 597D
Fターム (2件)：
5B060CC01 ,  5B060CC03
引用特許：
出願人引用 (1件) 審査官引用 (4件)
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