特許
J-GLOBAL ID：200903073117720520

メモリ制御装置

発明者：
宮原 忠義

宮原 忠義 について


出願人/特許権者：
株式会社リコー

株式会社リコー について


公報種別：公開公報
出願番号（国際出願番号）：特願2001-282177
公開番号（公開出願番号）：特開2003-091453
出願日： 2001年09月17日
公開日（公表日）： 2003年03月28日
要約：
【要約】【課題】 セルフリフレッシュ移行前及び一定期間アクセスがない時に実施して、パフォーマンス低下を回避するメモリ制御装置を得る。【解決手段】 DDR-SDRAM1、2、3は、データ制御に必要な信号であるDQSとデータバスMDQ、及びアクセス制御に必要な信号がメモリ制御部10と接続されている。DDR-SDRAMを記憶手段としてデータの読み書きを行うメモリシステムに対し、データストローブ信号であるDQSを遅延させるため、CPUからのアクセスによりディレイ調整可能なPDLを搭載したメモリ制御装置であり、メモリシステムに対し、所定の特定値を特定アドレスに書き込み、PDLの値を変更しながら同じアドレスへ読み込み値を比較する。このことにより、読み込み可能範囲を認識する。これより、最適遅延時間をPDLに設定すれば、有効領域内でリードデータをラッチすることができる。
請求項（抜粋）：
DDR-SDRAMへのデータの読み書きを行うメモリシステムにおけるメモリ制御装置であって、データストローブ信号であるDQSを遅延させるため、CPUからのアクセスによりディレイ調整可能なPDL(Programmable Display)を搭載し、前記メモリシステムに対して所定の値を特定のアドレスに書き込み、前記PDLの値を変更しながら前記アドレスへ読み込み、前記アドレスに書き込まれた所定の値と読み込まれた値とを比較することにより、読み込み可能範囲を認識することを特徴とするメモリ制御装置。
IPC (4件)：
G06F 12/00 564 ,  G06F 12/00 597 ,  G11C 11/406 ,  G11C 11/407
FI (4件)：
G06F 12/00 564 C ,  G06F 12/00 597 D ,  G11C 11/34 362 S ,  G11C 11/34 363 Z
Fターム (12件)：
5B060CC01 ,  5M024AA49 ,  5M024AA50 ,  5M024BB30 ,  5M024BB39 ,  5M024BB40 ,  5M024EE05 ,  5M024EE30 ,  5M024GG01 ,  5M024JJ04 ,  5M024PP01 ,  5M024PP10
引用特許：
審査官引用 (6件)
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