FINFETと一体化した平坦基板デバイス及びその製造方法

発明者： , ,
出願人/特許権者：
代理人 (4件)：上野剛史 , 太佐種一 , 市位嘉宏 , 坂口博
公報種別：公表公報
出願番号（国際出願番号）：特願2007-536791
公開番号（公開出願番号）：特表2008-517464
出願日： 2005年10月11日
公開日（公表日）： 2008年05月22日
要約：

【課題】 FINFETと一体化した平坦基板デバイス及びその製造方法を提供すること。【解決手段】フィン型電界効果トランジスタ(FinFET)と一体化した平坦基板デバイス(100)、及び、その製造方法は、基板(103)と、基板(103)上の埋め込み分離層(105)と、埋め込み分離層(105)上の半導体層(115)と、を含むシリコン・オン・インシュレータ(SOI)ウエハ(101)を含む。構造体(100)は、さらに、埋め込み分離層(105)上のFinFET(130)と、基板(103)に一体化された平坦型電解効果トランジスタ(FET)(131)と、を含み、FETゲート(127)は、FinFETゲート(125)に対して高さの違いは極くわずかである。構造体(100)は、さらに、基板(103)に構成された逆型ウェル領域(104、106、108、110)を含む。一実施形態においては、構造体(100)は、さらに、基板(103)に構成された浅いトレンチ分離領域(111)を含む。【選択図】図8

請求項（抜粋）：

基板と、前記基板上の埋め込み分離層と、前記埋め込み分離層上のフィン型電解効果トランジスタ(FinFET)と、前記基板における平坦型電解効果トランジスタ(FET)であって、前記FETのゲート領域が前記FinFETのゲート領域に対して高さの違いは極くわずかである、平坦型電解効果トランジスタ(FET)と、を含む構造体。

IPC (4件)：

H01L 21/823 , H01L 27/088 , H01L 29/786 , H01L 21/28

FI (8件)：

H01L27/08 102A , H01L29/78 613Z , H01L29/78 617K , H01L29/78 618C , H01L29/78 621 , H01L29/78 617J , H01L27/08 102B , H01L21/28 Z

Fターム (66件)：

4M104AA01 , 4M104AA02 , 4M104AA03 , 4M104AA05 , 4M104AA09 , 4M104BB01 , 4M104DD91 , 4M104FF06 , 4M104GG08 , 4M104GG16 , 4M104HH20 , 5F048AA09 , 5F048AB03 , 5F048AC01 , 5F048AC03 , 5F048BA01 , 5F048BA14 , 5F048BA15 , 5F048BA16 , 5F048BA19 , 5F048BA20 , 5F048BB01 , 5F048BB03 , 5F048BB04 , 5F048BB05 , 5F048BC18 , 5F048BD01 , 5F048BD02 , 5F048BD06 , 5F048BD10 , 5F048BE03 , 5F048BE04 , 5F048BE05 , 5F048BG13 , 5F110AA04 , 5F110AA16 , 5F110BB03 , 5F110CC10 , 5F110DD05 , 5F110DD13 , 5F110DD24 , 5F110EE08 , 5F110EE09 , 5F110EE22 , 5F110EE42 , 5F110EE48 , 5F110FF02 , 5F110FF23 , 5F110GG01 , 5F110GG02 , 5F110GG03 , 5F110GG04 , 5F110GG12 , 5F110GG22 , 5F110GG30 , 5F110GG32 , 5F110GG34 , 5F110GG37 , 5F110GG52 , 5F110HJ01 , 5F110HJ04 , 5F110HJ13 , 5F110NN65 , 5F110QQ08 , 5F110QQ17 , 5F110QQ19

引用特許：

審査官引用 (3件)

集積半導体装置及びその製造方法
公報種別：公開公報出願番号：特願2002-026278 出願人：株式会社日立製作所
半導体装置
公報種別：公開公報出願番号：特願2002-382384 出願人：株式会社東芝
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願2000-244347 出願人：セイコーエプソン株式会社

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