特許
J-GLOBAL ID：200903052050425539

薄膜トランジスタ及びその製造方法

発明者：
ビュン-シュル アン

ビュン-シュル アン について

, 
ヒュン-シク セオ

ヒュン-シク セオ について


出願人/特許権者：
エルジー電子株式会社

エルジー電子株式会社 について


代理人 (1件)： 稲葉 良幸 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-037670
公開番号（公開出願番号）：特開平10-256561
出願日： 1998年02月19日
公開日（公表日）： 1998年09月25日
要約：
【要約】【課題】 積層構造のゲート電極をもつ薄膜トランジスタにおいて、ゲート電極上の絶縁層のステップカバレージの低下を防止し、かつ、前記第1金属層のヒロック(hillock)の生成を防止する。【解決手段】 基板上に第1金属層43と第2金属層45を連続して蒸着し、さらに所定幅(W1)を持つ感光膜47を形成する(図5(a))。感光膜47をマスクとして第2金属層45を等方性のウェットエッチング方法で感光膜の幅(W1)よりも1μm乃至4μm程度小さな幅(W2)にパターニングする(図5(b))。次に、感光膜47をマスクとして第1金属層43を異方性エッチング方法で幅(W1)を持つようにパターニングして積層構造のゲート電極を形成する(図5(c))。1μm<W1-W2<4μmの関係にあればステップカバレージの低下とヒロックの両方を防止できる。
請求項（抜粋）：
基板上に形成され、ゲート電極及びその上に形成された絶縁層、並びにソース及びドレイン電極を備える薄膜トランジスタであって、前記ゲート電極は、第1金属層と第2金属層の積層により形成されるとともに、前記絶縁層のステップカバレージの低下を防止し、かつ、前記第1金属層のヒロック(hillock)の生成を防止するように、前記第1金属層の幅(W1)が前記第2金属層の幅(W2)より大きいことを特徴とする薄膜トランジスタ。
IPC (3件)：
H01L 29/786 ,  H01L 21/28 301 ,  H01L 21/28
FI (4件)：
H01L 29/78 617 L ,  H01L 21/28 301 L ,  H01L 21/28 301 R ,  H01L 29/78 617 M
引用特許：
審査官引用 (18件)
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