特許
J-GLOBAL ID：200903052083120962
半導体集積回路装置およびその製造方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-059193
公開番号（公開出願番号）：特開平11-260904
出願日： 1998年03月11日
公開日（公表日）： 1999年09月24日
要約：
【要約】【課題】 素子分離溝の内壁に形成される絶縁膜の端部におけるリセスの発生を防止する技術を提供する。【解決手段】 半導体基板1がSTI(Shallow Trench Isolation)方式により、酸化シリコン膜8が埋め込まれた素子分離溝5によって複数の活性領域に絶縁分離され、その活性領域にゲート酸化膜9を介して形成されたゲート電極10、ゲート電極10の両側に形成されたn型半導体領域12からなるソース領域およびドレイン領域を有するnチャネル型MISFETQnを含む半導体集積回路装置において、素子分離溝5は、その内壁が酸窒化シリコン膜7で覆われている。
請求項（抜粋）：
半導体基板が絶縁膜が埋め込まれた素子分離溝によって複数の活性領域に絶縁分離され、前記活性領域にゲート絶縁膜を介して形成されたゲート電極、前記ゲート電極の両側に形成されたソース領域およびドレイン領域を有するMISFETを含む半導体集積回路装置であって、前記素子分離溝は、その内壁が酸窒化シリコン膜で覆われていることを特徴とする半導体集積回路装置。
IPC (3件)：
H01L 21/76
, H01L 27/108
, H01L 21/8242
H01L 21/76 L
, H01L 27/10 681 D
