特許
J-GLOBAL ID：200903052134857370

格子調整半導体基板の形成

発明者：
ケープウェル, アダム, ダニエル

ケープウェル, アダム, ダニエル について

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グラスビー, ティモシー, ジョン

グラスビー, ティモシー, ジョン について

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パーカー, エバン, ヒューバート, クレスウェル

パーカー, エバン, ヒューバート, クレスウェル について

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ホエール, テレンス

ホエール, テレンス について


出願人/特許権者：
ユニバーシティー オブ ワーウィク

ユニバーシティー オブ ワーウィク について


代理人 (2件)： 園田 吉隆 ,  小林 義教
公報種別：公表公報
出願番号（国際出願番号）：特願2004-533596
公開番号（公開出願番号）：特表2005-537672
出願日： 2003年08月12日
公開日（公表日）： 2005年12月08日
要約：
格子調整半導体基板の形成方法であって、平行配置された酸化物壁(2)を表面の上に設けることによってSi表面から成る平行細片を画定する工程、第1SiGe層を細片の上に選択的に成長させて第1転位(3)が優先的に壁(2)の間の第1SiGe層を横切って延びて第1SiGe層の歪みを壁(2)に直交する方向に緩和する工程、及び第2SiGe層を第1SiGe層の上部の上に成長させて壁(2)を覆うように成長させ、第2転位が優先的に壁(2)上方の第2SiGe層の内部に形成されて、第2SiGe層の歪みを第1転位(3)と直交する方向に緩和する工程を含む。このようにして形成される転位は、材料を2つの互いに直交する方向に緩和するように形成されるが、他方では、これらの転位が空間的に分離されて2組の転位が互いに作用することができない。このように、貫通転位密度及び表面粗さの両方が大きく低減されるので、能動素子の電子散乱及び電子の移動速度の低下を招く原子格子の崩壊を減少させることにより仮想基板の性能が向上する。
請求項（抜粋）：
格子調整半導体基板の形成方法であって、 (a)平行配置された絶縁手段(2;11)によってSi表面から成る平行細片(12)を画定する工程、 (b)第1SiGe層(13)を細片(12)の上に選択的に成長させて第1転位(14)が優先的に絶縁手段(2;11)の間の第1SiGe層(13)を横切って延びることにより第1SiGe層(13)の歪みを絶縁手段(2;11)に直交する方向に緩和させる工程、及び (c)絶縁手段(2;11)を覆うように第1SiGe層(13)の上に第2SiGe層(13a)を成長させ、第2転位(15)が優先的に絶縁手段(2;11)上方の第2SiGe層(13a)の内部に形成されて、第2SiGe層(13a)の歪みを第1転位(14)と直交する方向に緩和する工程 を含む方法。
IPC (1件)：
H01L21/20
FI (1件)：
H01L21/20
Fターム (21件)：
5F152LL03 ,  5F152LL09 ,  5F152LN03 ,  5F152LN08 ,  5F152LN14 ,  5F152LN22 ,  5F152LN28 ,  5F152LN32 ,  5F152LN35 ,  5F152MM02 ,  5F152MM04 ,  5F152MM07 ,  5F152MM09 ,  5F152MM10 ,  5F152MM18 ,  5F152NN03 ,  5F152NP04 ,  5F152NP13 ,  5F152NQ03 ,  5F152NQ04 ,  5F152NQ05
引用特許：
審査官引用 (4件)
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