特許

J-GLOBAL ID：200903052268816203

デュアルゲートを有するCMOS型半導体装置形成方法

発明者： 金 雨植 ,  李 来寅
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 志賀 正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-107118
公開番号（公開出願番号）：特開2002-359295
出願日： 2002年04月09日
公開日（公表日）： 2002年12月13日
要約：

【要約】【課題】 デュアルゲートを有するCMOS半導体装置形成方法を提供する。【解決手段】 本発明では、素子分離が形成された基板全面に第1ゲート絶縁膜と第1金属含有膜を順次にスタックする。第2不純物型トランジスタ領域で第1金属含有膜と第1ゲート絶縁膜を除去する。第2不純物型トランジスタ領域に第2ゲート絶縁膜と第2金属含有膜をスタックする。第1及び第2金属含有膜をパターニングして第1及び第2不純物型トランジスタ領域に各々第1又は第2ゲート電極を形成する。この時、第1不純物型トランジスタ領域の不純物型がP型であれば、第1金属含有膜のフェルミ準位はP型不純物で高濃度ドーピングされたシリコンの平衡バンド準位と近接したエネルギー準位を有するようにする。

請求項（抜粋）：

素子分離が形成された基板の少なくとも第1及び第2不純物型トランジスタ領域に第1ゲート絶縁膜と第1金属含有膜を順次にスタックする段階、前記第1金属含有膜に対する選択的異方性エッチングを実施して前記第2不純物型トランジスタ領域の前記第1ゲート絶縁膜を露出させる段階、前記第2不純物型トランジスタ領域の前記第1ゲート絶縁膜を除去する段階、前記第1ゲート絶縁膜が除去された前記第2不純物型トランジスタ領域に第2ゲート絶縁膜を形成する段階、前記第2ゲート絶縁膜が形成された基板に第2金属含有膜をスタックする段階、前記第1金属含有膜をパターニングして前記第1不純物型トランジスタ領域に第1ゲート電極を形成する段階及び、前記第2金属含有膜をパターニングして前記第2不純物型トランジスタ領域に第2ゲート電極を形成する段階を備えて成るCMOS型半導体装置形成方法。

IPC (4件)：

H01L 21/8238 ,  H01L 21/28 301 ,  H01L 27/092 ,  H01L 29/43

FI (3件)：

H01L 21/28 301 R ,  H01L 27/08 321 D ,  H01L 29/62 G

Fターム (35件)：

4M104AA01 ,  4M104BB04 ,  4M104BB05 ,  4M104BB06 ,  4M104BB13 ,  4M104BB14 ,  4M104BB16 ,  4M104BB17 ,  4M104BB33 ,  4M104CC05 ,  4M104DD26 ,  4M104DD37 ,  4M104DD43 ,  4M104DD66 ,  4M104EE03 ,  4M104EE16 ,  4M104EE17 ,  4M104FF13 ,  4M104GG09 ,  4M104GG10 ,  5F048AA00 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BB04 ,  5F048BB09 ,  5F048BB10 ,  5F048BB11 ,  5F048BB12 ,  5F048BB13 ,  5F048BB16 ,  5F048BB17 ,  5F048BC06 ,  5F048BE03 ,  5F048BG12

引用特許：

審査官引用 (6件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平7-301286   出願人：富士通株式会社
• 相補型集積回路とその製造方法
  公報種別：公開公報   出願番号：特願平11-052323   出願人：日本電気株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平11-192466   出願人：日本電気株式会社
• 特開平3-163874
  
• 特開平3-184368
  
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平11-235003   出願人：日本電気株式会社