特許
J-GLOBAL ID：200903052329478080
半導体の製造方法、半導体基板の製造方法及び半導体発光素子
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-382955
公開番号（公開出願番号）：特開2002-261033
出願日： 2001年12月17日
公開日（公表日）： 2002年09月13日
要約：
【要約】【課題】 III-V族窒化物からなる複数の半導体積層体のうち、特に格子定数が小さい半導体層にクラック等が生じないようにする。【解決手段】 サファイアからなる基板11の上に、Al0.035Ga0.965Nからなる歪抑制層13を1100°C程度の温度で成長する。続いて、歪抑制層13の上に、n型Al0.07Ga0.93Nからなるn型クラッド層15を成長する。ここで、歪抑制層13におけるAlの組成を、該歪抑制層13の室温における格子定数が、n型クラッド層15のバルク状態の格子定数と熱収縮又は熱膨張によって実質的に一致するように設定する。
請求項（抜粋）：
基板の上に、Al<SB>x</SB> Ga<SB>1-x</SB> N(但し、xは0≦x≦1である)からなる第1の半導体層を室温よりも高い温度で成長する第1の工程と、前記第1の半導体層の上に、Al<SB>u</SB> Ga<SB>v</SB> In<SB>w</SB> N(但し、u、v、wは0<u≦1、0≦v≦1、0≦w≦1、u+v+w=1である)からなる第2の半導体層を成長する第2の工程とを備え、前記第1の工程は、前記第1の半導体層のAlの組成xの値を、該第1の半導体層の室温における格子定数が、熱収縮又は熱膨張によって前記第2の半導体層のバルク状態の格子定数と実質的に一致するように設定する工程を含むことを特徴とする半導体の製造方法。
IPC (3件)：
H01L 21/205
, H01S 5/227
, H01S 5/343 610
H01L 21/205
, H01S 5/227
, H01S 5/343 610
5F045AA04
, 5F045AB14
, 5F045AB17
, 5F045AC08
, 5F045AC12
, 5F045AD08
, 5F045AD09
, 5F045AD14
, 5F045AD15
, 5F045BB12
, 5F045CA09
, 5F073AA11
, 5F073AA55
, 5F073BA06
, 5F073CB02
, 5F073CB04
, 5F073CB05
, 5F073CB19
, 5F073EA29
