特許
J-GLOBAL ID：200903052431147179
薄膜トランジスタおよびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-047874
公開番号（公開出願番号）：特開平10-242471
出願日： 1997年03月03日
公開日（公表日）： 1998年09月11日
要約：
【要約】【課題】 低温形成薄膜トランジスタにおけるアイランド端部の段差によって発生するゲートリーク、配線の断線を防止する。【解決手段】 基板上にソースドレイン(3,4)、チャネル(2)から成るアイランド化されたシリコン層の上部に配置された第1の絶縁膜(5)をシリコン層よりも小さくすることで、アイランドエッジ端部の急峻さを緩和し第2のゲート絶縁膜(6)による被覆性を向上させる。本発明によりゲートリークの発生確率を大きく低減することができる。さらに周辺部の膜厚が、チャネル中心部上部の膜厚よりも小さいために、上部ゲート配線の断線が発生する確率の低減も可能である。さらに、第2の絶縁膜の誘電率を大きくすることで、より膜厚を大きくしても従来と同等の電界効果が得られ、プロセス歩留まりが向上する。
請求項（抜粋）：
絶縁体上に島状に形成された半導体層、その半導体層を覆うゲート絶縁膜、そのゲート絶縁膜上のゲート電極とからな薄膜トランジスタにおいて、少なくとも前記ゲート電極下の前記ゲート絶縁膜の膜厚が前記半導体層の端部よりも中央部の方が厚いことを特徴とする薄膜トランジスタ。
IPC (2件)：
H01L 29/786
, H01L 21/336
H01L 29/78 617 S
, H01L 29/78 617 V
