シリアル・パラレル変換回路

発明者：
出願人/特許権者：
代理人 (1件)：土井健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-275539
公開番号（公開出願番号）：特開平11-112357
出願日： 1997年10月08日
公開日（公表日）： 1999年04月23日
要約：

【要約】 (修正有)【課題】シリアルデータの最初のデータを示すフラグ信号から正規のシリアルデータをラッチして、最適のタイミングでパラレル出力する。【解決手段】シリアルに第1〜第Nのタイミングパルスを発生するパルス発生回路10と、第1タイミングパルスでフラグ信号をラッチし、第Nタイミングパルスでフラグ信号に対応するストローブ信号を出力するフラグ信号ラッチ回路18と、第1〜第(N-1)のタイミングパルスで1番目乃至(N-1)番目のシリアルデータをラッチする初段ラッチ回路11〜13と、第Nタイミングパルスに応答して初段ラッチ回路がラッチしたシリアルデータとN番目のシリアルデータとをラッチする次段ラッチ回路14〜17と、ストローブ信号に応答して次段ラッチ回路にラッチされたNビットのシリアルデータをパラレルに出力する最終段ゲート手段111〜114を有する。

請求項（抜粋）：

フラグ信号のタイミングからクロックに同期して供給されるN(Nは複数)ビットのシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路において、クロックに同期してシリアルに第1乃至第Nのタイミングパルスを繰り返し発生するパルス発生回路と、前記第1のタイミングパルスに応答して前記フラグ信号をラッチし、前記第Nのタイミングパルスに応答して前記フラグ信号に対応するストローブ信号を出力するフラグ信号ラッチ回路と、前記第1乃至第(N-1)のタイミングパルスに応答して1番目乃至(N-1)番目のシリアルデータをそれぞれラッチする初段ラッチ回路と、前記第Nのタイミングパルスに応答して、前記初段ラッチ回路がラッチしたシリアルデータと、N番目のシリアルデータとをラッチする次段ラッチ回路と、前記ストローブ信号に応答して、前記次段ラッチ回路にラッチされたNビットのシリアルデータをパラレルに出力する最終段ゲート手段とを有することを特徴とするシリアル・パラレル変換回路。

IPC (2件)：

H03M 9/00 , H04L 13/10

FI (2件)：

H03M 9/00 C , H04L 13/10

引用特許：

出願人引用 (6件)

特開平4-038017
直並列変換回路
公報種別：公開公報出願番号：特願平5-145885 出願人：三菱電機株式会社
特開平2-044828

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審査官引用 (6件)

特開平4-038017
直並列変換回路
公報種別：公開公報出願番号：特願平5-145885 出願人：三菱電機株式会社
特開平2-044828

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