特許
J-GLOBAL ID：200903052655392659

半導体装置及びその製造方法

発明者：
北村 嘉教

北村 嘉教 について

, 
杉本 茂樹

杉本 茂樹 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-316794
公開番号（公開出願番号）：特開2005-085996
出願日： 2003年09月09日
公開日（公表日）： 2005年03月31日
要約：
【課題】 FG間の容量結合を効果的に抑制することが可能な半導体装置を提供する。【解決手段】 素子分離溝13によって区画された第1及び第2の素子形成部12を有する半導体基板11と、第1及び第2の素子形成部上にそれぞれ形成された第1及び第2の下部ゲート絶縁膜21と、第1及び第2の下部ゲート絶縁膜上にそれぞれ形成された第1及び第2のFG22aと、少なくとも素子分離溝内に形成され且つ上面に凹部を有する素子分離絶縁膜31と、第1及び第2のFGの表面上に形成された上部ゲート絶縁膜23と、上部ゲート絶縁膜を介して第1及び第2のFGに対向形成された部分及び凹部内に形成された部分を有するCG線26とを備え、第1のFGの第2のFGと対向する側面全体が第1の素子形成部の素子分離溝により区切られた側面に整合し、且つ第2のFGの第1のFGと対向する側面全体が第2の素子形成部の素子分離溝により区切られた側面に整合している。【選択図】 図2
請求項（抜粋）：
素子分離溝によって区画された第1及び第2の素子形成部を有する半導体基板と、 前記第1及び第2の素子形成部上にそれぞれ形成された第1及び第2の下部ゲート絶縁膜と、 前記第1及び第2の下部ゲート絶縁膜上にそれぞれ形成された第1及び第2のフローティングゲートと、 少なくとも前記素子分離溝内に形成され且つ上面に凹部を有する素子分離絶縁膜と、 前記第1及び第2のフローティングゲートの表面上に形成された上部ゲート絶縁膜と、 前記上部ゲート絶縁膜を介して前記第1及び第2のフローティングゲートに対向形成された部分及び前記凹部内に形成された部分を有するコントロールゲート線と、 を備え、 前記第1のフローティングゲートの前記第2のフローティングゲートと対向する側面全体が前記第1の素子形成部の前記素子分離溝により区切られた側面に整合し、且つ前記第2のフローティングゲートの前記第1のフローティングゲートと対向する側面全体が前記第2の素子形成部の前記素子分離溝により区切られた側面に整合している ことを特徴とする半導体装置。
IPC (4件)：
H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (2件)：
H01L27/10 434 ,  H01L29/78 371
Fターム (31件)：
5F083EP02 ,  5F083EP23 ,  5F083EP27 ,  5F083EP55 ,  5F083EP76 ,  5F083GA09 ,  5F083GA27 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083MA06 ,  5F083MA20 ,  5F083NA01 ,  5F083NA06 ,  5F083PR21 ,  5F083PR23 ,  5F083PR40 ,  5F083PR43 ,  5F083PR45 ,  5F083PR53 ,  5F083PR55 ,  5F083ZA07 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BB08 ,  5F101BD02 ,  5F101BD34 ,  5F101BD35 ,  5F101BH02 ,  5F101BH19
引用特許：
出願人引用 (1件) 審査官引用 (3件)

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