特許
J-GLOBAL ID：200903052701323802

強誘電体メモリ素子とその製造方法

発明者：
奥山 雅則

奥山 雅則 について


出願人/特許権者：
財団法人大阪産業振興機構

財団法人大阪産業振興機構 について


代理人 (1件)： 特許業務法人池内・佐藤アンドパートナーズ
公報種別：公開公報
出願番号（国際出願番号）：特願2002-141814
公開番号（公開出願番号）：特開2003-332538
出願日： 2002年05月16日
公開日（公表日）： 2003年11月21日
要約：
【要約】【課題】 製造が容易で、且つ情報の非破壊読み出しが可能で、情報の再度の書き込みが必要なく、分極疲労やメモリ保持劣化等の問題点も解消でき、メモリセルも小さくできる強誘電体メモリ素子を提供する。【解決手段】 ゲート電極と絶縁体との間に強誘電体膜を配置し、前記強誘電体膜を用いてソース電極とドレイン電極とを相互に接続した強誘電体メモリ素子とする。また、基板の上に導電膜と絶縁膜とを形成した後、前記絶縁膜の上に強誘電体膜と、ソース電極と、ドレイン電極とを形成し、その後、前記強誘電体膜の上にゲート電極を形成する強誘電体メモリ素子の製造方法とする。
請求項（抜粋）：
ゲート電極と絶縁膜との間に強誘電体膜を配置し、前記強誘電体膜を用いてソース電極とドレイン電極とを相互に接続したことを特徴とする強誘電体メモリ素子。
IPC (4件)：
H01L 27/105 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L 27/10 444 A ,  H01L 29/78 371
Fターム (15件)：
5F083FR06 ,  5F083FR07 ,  5F083GA27 ,  5F083HA02 ,  5F083JA05 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA43 ,  5F101BA62 ,  5F101BB02 ,  5F101BD12
引用特許：
出願人引用 (2件)
  • 強誘電体メモリ
    公報種別：公開公報   出願番号：特願平6-119770   出願人：富士通株式会社
  • スイッチング素子
    公報種別：公開公報   出願番号：特願平7-284927   出願人：株式会社東芝
審査官引用 (3件)

前のページに戻る

TOP

BOTTOM