半導体回路装置及びその回路シミュレーション方法

発明者： , , ,
出願人/特許権者：
代理人 (11件)：前田弘 , 小山廣毅 , 竹内宏 , 嶋田高久 , 竹内祐二 , 今江克実 , 藤田篤史 , 二宮克也 , 原田智雄 , 後藤高志 , 井関勝守
公報種別：公開公報
出願番号（国際出願番号）：特願2003-027890
公開番号（公開出願番号）：特開2004-241529
出願日： 2003年02月05日
公開日（公表日）： 2004年08月26日
要約：

【課題】トランジスタのチャネル領域がトレンチ分離から受けるストレスが均一化された半導体回路装置及びその回路シミュレーション方法を提供する。【解決手段】半導体回路装置のNウェル2には、PMIS用活性領域Rtpが、Pウェル3には、NMIS用活性領域Rtnがそれぞれトレンチ分離Risで囲まれて設けられている。各活性領域Rtp,Rtnには、それぞれPチャネル型又はNチャネル型トランジスタのゲート7,9が配置されている。NMIS用活性領域RtnとPMIS用活性領域RtpとのY方向における間隔Dpnは、実質的に一定値になるようにレイアウトされている。これにより、トレンチ分離Risからゲート下方のチャネル領域に加わるトレンチ分離ストレスは、各トランジスタについて均一化され、回路シミュレーションの精度が向上する。【選択図】図1

請求項（抜粋）：

トレンチ分離によって囲まれる複数の活性領域にMIS型トランジスタを設けてなるセルを備えた半導体回路装置であって、上記セルは、少なくとも1つのPチャネル型トランジスタのゲートが配置され、チャネル長方向に並ぶ複数のPMIS用活性領域と、少なくとも1つのNチャネル型トランジスタのゲートが配置され、チャネル長方向に並ぶ複数のNMIS用活性領域とを含み、上記複数のPMIS用活性領域と上記複数のNMIS用活性領域とは、チャネル幅方向において対向するように配置されており、上記複数のPMIS用活性領域及び上記複数のNMIS用活性領域の少なくともいずれか一方の活性領域は、他方の活性領域に対向している側の端部が、実質的に1つの直線上に位置するように設計されていることを特徴とする半導体回路装置。

IPC (7件)：

H01L21/8238 , H01L21/76 , H01L21/82 , H01L27/08 , H01L27/092 , H01L29/00 , H01L29/04

FI (8件)：

H01L27/08 321A , H01L27/08 331A , H01L29/00 , H01L29/04 , H01L27/08 321D , H01L27/08 321Z , H01L21/76 L , H01L21/82 D

Fターム (22件)：

5F032AA35 , 5F032BA02 , 5F032BA05 , 5F032BA08 , 5F032CA03 , 5F032CA17 , 5F032CA20 , 5F048AC03 , 5F048BA01 , 5F048BB01 , 5F048BC01 , 5F048BD01 , 5F048BD10 , 5F048BE03 , 5F048BG13 , 5F064DD02 , 5F064DD03 , 5F064DD14 , 5F064DD24 , 5F064GG03 , 5F064HH09 , 5F064HH12

引用特許：

審査官引用 (4件)

記録媒体及びデータ取り出し方法
公報種別：公開公報出願番号：特願平10-059798 出願人：富士通株式会社, 富士通ヴィエルエスアイ株式会社
半導体装置のレイアウト構造およびレイアウト設計方法
公報種別：公開公報出願番号：特願2000-047550 出願人：松下電器産業株式会社
半導体集積回路の設計方法
公報種別：公開公報出願番号：特願平4-130694 出願人：株式会社東芝

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