特許
J-GLOBAL ID：200903053125802526
処理装置
発明者：
出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平11-021411
公開番号（公開出願番号）：特開2000-222204
出願日： 1999年01月29日
公開日（公表日）： 2000年08月11日
要約：
【要約】【課題】 高速処理を可能とする。全処理完了時間を確定的とする。主制御部(ホストプロセッサ)にかかる負荷を軽減する。【解決手段】 命令格納FIFO・9を設ける。ホストプロセッサ100から画像処理装置200’へ一連の命令を送り、この一連の命令を実行順序に従ってレジスタアクセスインターフェイス回路1を介して命令格納FIFO・9に格納する。命令格納FIFO・9において、画像取り込み回路3,演算回路4,画像出力回路5の状態を監視し、現在実行中の回路の処理終了を確認後、次の実行順序の命令を該当する回路へ与える。全ての命令が終了したときにその旨を命令格納FIFO・9からレジスタアクセスインターフェイス回路1を介してホストプロセッサ100へ通知する。
請求項（抜粋）：
主制御部からの一連の命令を実行順序に従って格納する先読み先出しの命令記憶手段と、各種処理回路の現在の状態と前記命令記憶手段に格納されている命令の中で次に実行すべき命令中の実行命令の条件とからこの命令を送信するか否かを判定する命令送信判定手段と、この命令送信判定手段からの命令送信許可に従いその許可された命令を送信する命令送信手段と、前記命令記憶手段に一連の命令が存在せずかつ前記各種処理回路が全て終了状態であることを確認して前記主制御部に全ての処理が完了したことを通知する状態検出手段とを備えたことを特徴とする処理装置。
IPC (2件)：
G06F 9/32 320
, G06F 15/16 620
G06F 9/32 320 F
, G06F 15/16 620 A
5B033AA03
, 5B033CA01
, 5B033CA25
, 5B033FA01
, 5B045AA01
, 5B045BB25
, 5B045BB35
, 5B045BB48
, 5B045JJ02
, 5B045JJ37
, 5B045JJ48
