特許
J-GLOBAL ID：200903053465511640

半導体装置及びその製造方法

発明者：
福住 嘉晃

福住 嘉晃 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-175616
公開番号（公開出願番号）：特開2002-083880
出願日： 2001年06月11日
公開日（公表日）： 2002年03月22日
要約：
【要約】【課題】 キャパシタ電極と層間絶縁膜との密着性を向上させる、または堅牢なキャパシタ構造を有する半導体装置及びその製造方法を提供すること。【解決手段】 シリコン酸化膜16上に設けられ、該シリコン酸化膜16に達すると共に、底部にコンタクトプラグ18が露出された開口部31を有する層間絶縁膜21、22、23と、開口部31の底面及び側面上に沿って設けられ、層間絶縁膜23上面からリセスされたライナー材19と、前記開口部31に、一部が埋め込まれるようにして設けられ、ライナー材19を介在してシリコン酸化膜16及び層間絶縁膜21、22に接し、白金族の材料から構成されたスタック型のキャパシタ下部電極20と、キャパシタ下部電極20上に設けられ、高誘電体材料から構成されたキャパシタ絶縁膜24と、キャパシタ絶縁膜24上に設けられたキャパシタ上部電極25とを具備している。
請求項（抜粋）：
半導体基板上の第1層間絶縁膜内に設けられたコンタクトプラグと、前記第1層間絶縁膜上に設けられ、前記第1層間絶縁膜に達すると共に、底部に前記コンタクトプラグが露出された開口部を有する第2層間絶縁膜と、前記開口部の底面及び側面上に沿って設けられたライナー材と、前記開口部に、少なくとも一部が埋め込まれるようにして設けられ、前記ライナー材を介在して前記第1、第2層間絶縁膜に接し、白金族の材料から構成されたスタック型のキャパシタ下部電極と、前記キャパシタ下部電極上に設けられ、高誘電体材料から構成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に設けられたキャパシタ上部電極とを具備することを特徴とする半導体装置。
IPC (2件)：
H01L 21/8242 ,  H01L 27/108
FI (2件)：
H01L 27/10 621 C ,  H01L 27/10 681 F
Fターム (24件)：
5F083AD24 ,  5F083AD42 ,  5F083AD48 ,  5F083AD49 ,  5F083FR02 ,  5F083JA06 ,  5F083JA14 ,  5F083JA35 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA56 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083NA01 ,  5F083PR05 ,  5F083PR06 ,  5F083PR40 ,  5F083PR47 ,  5F083PR48 ,  5F083PR52 ,  5F083ZA10
引用特許：
審査官引用 (3件)

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