特許
J-GLOBAL ID：200903053770867314

半導体装置

発明者：
中山 和也

中山 和也 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2001-309399
公開番号（公開出願番号）：特開2003-115590
出願日： 2001年10月05日
公開日（公表日）： 2003年04月18日
要約：
【要約】【課題】 ターンオフ時の電流集中を防ぎ、ターンオフ性能の高い半導体装置を提供する。【解決手段】 本発明は、複数の素子により形成された半導体装置において、厚い絶縁膜上にゲート配線を設ける。第1の絶縁膜9にゲートコンタクトホール15を連続的に形成し、ゲート電極とゲート配線をコンタクトさせている。これにより、ゲート電極1とゲート電極1の間の領域では第1の絶縁膜9及び第2の絶縁膜10の上にゲート配線14が配置されるため、この部分の容量が著しく低減できることである。すなわち、各々の素子に形成されたゲート電極を接続するゲート配線領域で生じるゲート容量を低減することができ、一層半導体装置の高速動作、破壊防止が可能となる。
請求項（抜粋）：
並設された複数の素子を有する半導体装置であって、前記素子の各々は、第1導電型コレクタ層と、前記第1導電型コレクタ層上に配設された第2導電型ベース層と、前記第2導電型ベース層の表面内に形成された第1導電型ソース層と、前記第1導電型ソース層と前記第1導電型コレクタ層とで挟まれた前記第2導電型ベース層上にゲート絶縁膜を介して配設されたゲート電極と、前記第1導電型ソース層及び前記第2導電型ベース層にコンタクトするソース電極と、前記第1導電型コレクタ層にコンタクトするコレクタ電極とを具備し、前記素子の前記ゲート電極はそれぞれ、ゲート絶縁膜より厚い絶縁膜上に形成されたゲート配線に互いに電気的に接続されていることを特徴とする半導体装置。
IPC (3件)：
H01L 29/78 652 ,  H01L 29/78 ,  H01L 29/78 655
FI (5件)：
H01L 29/78 652 N ,  H01L 29/78 652 K ,  H01L 29/78 652 M ,  H01L 29/78 652 Q ,  H01L 29/78 655 F
引用特許：
審査官引用 (4件)
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