特許

J-GLOBAL ID：200903054368665060

電荷蓄積領域の同時形成及びビット線とワード線の分離

発明者： ラムズベイ・マーク・ティ. ,  ヤン・ジェーン・ワイ. ,  白岩 英彦 ,  バン・バスキルク・マイケル・エイ. ,  ロジャー・デビット・エム. ,  サンカバリ・ラヴィ ,  ワン・ジャネット ,  ダーハコビアン・ナーベ ,  ウ・ヤイダー
出願人/特許権者： アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ,  富士通株式会社
代理人 (1件)： 岡本 啓三
公報種別：公表公報
出願番号（国際出願番号）：特願2002-547222
公開番号（公開出願番号）：特表2004-515076
出願日： 2001年08月07日
公開日（公表日）： 2004年05月20日
要約：

本発明の1つの態様は、コア領域(16)と周辺領域(18)とを有する基板(12)の上に電荷捕獲誘電体(14)を形成する工程と、周辺領域(18)内の電荷捕獲誘電体(14)の少なくとも一部分を除去する工程と、周辺領域(18)にゲート誘電体(22)を形成する工程と、コア領域(16)に埋め込みビット線(26)を形成する工程と、コア領域(16)と周辺領域(18)とにゲート(28)を形成する工程とを連続的または非連続的に含む不揮発性半導体メモリ装置を形成する方法に関する。

請求項（抜粋）：

不揮発性半導体メモリ装置を形成する方法であって、 コア領域(16)と周辺領域(18)とを有する基板(12)の上に電荷捕獲誘電体(14)を形成する工程と、 前記周辺領域(18)内の前記電荷捕獲誘電体(14)の少なくとも一部分を除去する工程と、 前記周辺領域(18)にゲート誘電体(22)を形成する工程と、 前記コア領域(16)に埋め込みビット線(26)を形成する工程と、 前記コア領域(16)と前記周辺領域(18)とにゲート(28)を形成する工程とを含む方法。

IPC (4件)：

H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

FI (2件)：

H01L27/10 434 ,  H01L29/78 371

Fターム (20件)：

5F083EP02 ,  5F083EP17 ,  5F083EP18 ,  5F083ER02 ,  5F083ER14 ,  5F083ER16 ,  5F083ER19 ,  5F083GA27 ,  5F083GA29 ,  5F083JA33 ,  5F083JA60 ,  5F083KA08 ,  5F083ZA21 ,  5F101BA01 ,  5F101BA42 ,  5F101BA45 ,  5F101BB05 ,  5F101BC11 ,  5F101BD10 ,  5F101BF05

引用特許：

審査官引用 (5件)

• 不揮発性半導体メモリ装置および製造方法
  公報種別：公開公報   出願番号：特願2000-351444   出願人：富士通株式会社
• プログラミング・消去・サイクリングが改善されたNROMセル
  公報種別：公表公報   出願番号：特願2000-550153   出願人：サイフアン・セミコンダクターズ・リミテツド
• 不揮発性半導体メモリ装置
  公報種別：公開公報   出願番号：特願平8-029718   出願人：ソニー株式会社
• 不揮発性半導体記憶装置及びその読み出し方法
  公報種別：公開公報   出願番号：特願平10-272184   出願人：ソニー株式会社
• 不揮発性半導体記憶装置およびその動作方法
  公報種別：公開公報   出願番号：特願2000-180762   出願人：ソニー株式会社