特許
J-GLOBAL ID：200903035278332652
不揮発性半導体記憶装置及びその読み出し方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平10-272184
公開番号（公開出願番号）：特開平11-330277
出願日： 1998年09月25日
公開日（公表日）： 1999年11月30日
要約：
【要約】【課題】微細ゲート長を有する不揮発性メモリ装置のリードディスターブ特性を改善して、1トランジスタセルを実現する。【解決手段】比較的厚膜化されたトンネル絶縁膜を有するメモリトランジスタが行列状に複数配置されてメモリアレイが構成され、選択メモリトランジスタM11を含まない列に配置された非選択列メモリトランジスタM21のソース及び/又はドレインに対し、選択トランジスタM11の読み出し時のソース電位とゲート電位との間の値をとる非選択列バイアス電圧を例えばチャネル形成領域に対して逆バイアス方向に印加し、また選択メモリトランジスタM11のソースに対し、当該選択メモリトランジスタM11のゲートに読み出し時に印加する電圧と接地電位との間の値をとる電圧を印加する。さらに、非選択行のゲートに選択メモリトランジスタM11のソースと同等以下の電圧を印加する。
請求項（抜粋）：
基板と、当該基板表面に設けられた半導体のチャネル形成領域と、当該チャネル形成領域と接するソース領域と、当該ソース領域と離間して前記チャネル形成領域と接するドレイン領域と、前記チャネル形成領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜と、当該ゲート絶縁膜上に設けられた導電性のゲート電極と、前記ゲート絶縁膜内に設けられた電荷蓄積手段とを有するメモリトランジスタを複数、行列状に配置した不揮発性半導体記憶装置であって、情報を読み出す選択メモリトランジスタを含まない列に配置された非選択列メモリトランジスタのソース及び/又はドレインに対し、前記選択メモリトランジスタの読み出し時のソース電位と、前記選択メモリトランジスタのゲートに読み出し時に印加する電圧との間の値をとる非選択列バイアス電圧を印加する非選択列バイアス手段を有する不揮発性半導体記憶装置。
IPC (5件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, G11C 16/02
, H01L 27/115
H01L 29/78 371
, G11C 17/00 613
, H01L 27/10 434
