特許
J-GLOBAL ID：200903055091998402
積層型半導体装置およびチップ選択回路
発明者：
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出願人/特許権者：
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代理人 (2件)：
首藤 宏平
, 平野 泰弘
公報種別：公開公報
出願番号（国際出願番号）：特願2005-352692
公開番号（公開出願番号）：特開2007-157266
出願日： 2005年12月06日
公開日（公表日）： 2007年06月21日
要約：
【課題】同一構造の半導体チップを用いて、簡単な構成で固有のチップ識別番号により所望の半導体チップを選択可能な積層型半導体装置を提供する。【解決手段】本発明の積層型半導体装置は、積層された5個のDRAMチップの各々に付随して、入力値A0、A1、A2に対してインクリメント演算を行い入力値と異なる演算出力S0、S1、S2を生成する演算回路12と、DRAMチップに対し共通接続されるチップ選択アドレスCAと自己のチップ識別番号CNとを比較し、一致を検知したときにチップ選択信号Scを出力する比較回路13を備え、積層順に従って複数のインクリメント回路12を縦続接続して前段の演算出力S0S1、S2が後段の入力値A0、A1、A2となるように接続経路を形成し、複数のチップ識別番号CNを各DRAMチップに個別に割り当てる。【選択図】図2
請求項（抜粋）：
M個の半導体チップを積層し、互いに異なるM個のチップ識別番号をM個の半導体チップに個別に割り当てて、所望の半導体チップを選択可能に構成した積層型半導体装置であって、
前記M個の半導体チップの積層順に従って縦続接続され、所定の演算を行って前記互いに異なるM個のチップ識別番号を出力するM個の演算回路と、
前記M個の半導体チップに対し共通接続されるチップ選択アドレスと、前記M個のチップ識別番号の各々を比較して一致するか否かを検知するM個の比較回路と、
を備えたことを特徴とする積層型半導体装置。
IPC (4件)：
G11C 5/00
, G06F 12/06
, H01L 21/824
, H01L 27/108
G11C5/00 303Z
, G06F12/06 515D
, H01L27/10 681Z
5B060MM13
, 5F083AD00
, 5F083JA36
, 5F083LA10
, 5F083ZA23
, 5F083ZA29
出願人引用 (3件)
審査官引用 (7件)
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