特許
J-GLOBAL ID：200903055102451982

半導体発光素子、その製造方法および配設基板

発明者：
小沢 正文

小沢 正文 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 藤島 洋一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平11-349757
公開番号（公開出願番号）：特開2001-168444
出願日： 1999年12月09日
公開日（公表日）： 2001年06月22日
要約：
【要約】【課題】 半田の付着に起因するショート、光形状の変化、および光出力の低下を防止することができる半導体発光素子、その製造方法および配設基板を提供する。【課題手段】 結晶基板21にp側電極2aおよびn側電極2bを形成してなるレーザチップ20と、支持体31に第1半田膜3aおよび第2半田膜3bを形成してなる配設基板30とを貼り合わせ、半導体レーザ素子1を製造する。レーザチップ20は、p側電極2aがn側電極2bより突出するような段差Aを有している。配設基板30は、第1半田膜4aが第2半田膜4bより突出するような段差Bを有している。配設基板30の段差Bはレーザチップ20の段差Aよりも大きく設定されている。これにより、上記の貼り合わせの際には、まずn側電極2bが第2半田膜4bに接し、そののち、p側電極2aが第1半田膜2aに接する。従って、n側電極2bの近傍では半田のはみ出しは生じても、p側電極2aの近傍では半田のはみ出しが生じにくくなる。pn接合部は一般にp側電極2aの近傍に設けられるため、このpn接合部への半田の付着が抑制される。
請求項（抜粋）：
基体の同一面側に第1の電極膜および第2の電極膜を形成してなる半導体チップを含む半導体発光素子を製造する方法であって、前記半導体チップの前記第1の電極膜および前記第2の電極膜を、それぞれ第1の半田膜および第2の半田膜を介して所定の支持体に貼り合わせる工程を含むと共に、前記半導体チップにおいて、前記第1の電極膜の表面が前記第2の電極膜の表面よりも突出するようにし、前記貼り合わせ工程において、前記第1の半田膜の変形量よりも、前記第2の半田膜の変形量の方が大きくなるようにしたことを特徴とする半導体発光素子の製造方法。
IPC (3件)：
H01S 5/022 ,  H01L 33/00 ,  H01S 5/323
FI (5件)：
H01S 5/022 ,  H01L 33/00 N ,  H01L 33/00 E ,  H01L 33/00 C ,  H01S 5/323
Fターム (22件)：
5F041AA40 ,  5F041CA34 ,  5F041CA40 ,  5F041CA46 ,  5F041CA93 ,  5F041DA03 ,  5F041DA04 ,  5F041DA19 ,  5F041DA33 ,  5F041DA34 ,  5F041DA35 ,  5F073AA13 ,  5F073AA83 ,  5F073CA07 ,  5F073CB20 ,  5F073CB22 ,  5F073CB23 ,  5F073DA05 ,  5F073EA29 ,  5F073FA22 ,  5F073FA27 ,  5F073FA28
引用特許：
審査官引用 (4件)
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