特許
J-GLOBAL ID：200903055230725416

記憶制御装置および記憶制御装置の制御方法

発明者：
箕輪 信幸

箕輪 信幸 について

, 
井上 靖雄

井上 靖雄 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-127255
公開番号（公開出願番号）：特開2001-306265
出願日： 2000年04月27日
公開日（公表日）： 2001年11月02日
要約：
【要約】【課題】 共有メモリを備えたマルチプロセッサ構成の記憶制御装置において、共有メモリに対するアクセス効率を改善し、データ転送性能を向上させる。【解決手段】 ホストコンピュータ500との入出力制御を行う複数のチャネルアダプタ11のチャネルアダプタ搭載プロセッサ17と、磁気ディスク装置50との入出力を制御する複数のディスクアダプタ20の複数のディスクアダプタ搭載プロセッサ21が、共有メモリ32をアクセスする構成のディスクアレイ制御装置600において、内蔵データキャッシュ38を備えた共有メモリ搭載プロセッサ36を配置し、チャネルアダプタ搭載プロセッサ17およびディスクアダプタ搭載プロセッサ21からの共有メモリ32に対するアクセスを、内蔵データキャッシュ38を経由して実行させることで、共有メモリ32へのアクセス所要時間を削減し、ディスクアレイ制御装置600の性能を向上させる。
請求項（抜粋）：
上位装置および記憶装置との間における情報の授受を制御する複数の第1のプロセッサと、前記上位装置と前記記憶装置との間で授受される第1の情報および前記第1のプロセッサにて使用される第2の情報が格納される共有メモリを備えた共有メモリ部と、を含む記憶制御装置であって、前記共有メモリ部には、前記第1のプロセッサの前記共有メモリへのアクセスを制御する第2のプロセッサを備えたことを特徴とする記憶制御装置。
IPC (6件)：
G06F 3/06 302 ,  G06F 3/06 540 ,  G06F 12/00 571 ,  G06F 12/08 ,  G06F 12/08 320 ,  G06F 13/12 330
FI (8件)：
G06F 3/06 302 A ,  G06F 3/06 540 ,  G06F 12/00 571 A ,  G06F 12/08 H ,  G06F 12/08 F ,  G06F 12/08 Q ,  G06F 12/08 320 ,  G06F 13/12 330 T
Fターム (12件)：
5B005JJ11 ,  5B005KK03 ,  5B005MM11 ,  5B005UU33 ,  5B014EB05 ,  5B014GC36 ,  5B060KA02 ,  5B060KA03 ,  5B065BA01 ,  5B065CA11 ,  5B065CA30 ,  5B065CH01
引用特許：
審査官引用 (5件)
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