特許

J-GLOBAL ID：200903055233038355

半導体装置及びその製造方法

発明者： 伊藤 浩 ,  酒井 勲美
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 渡辺 勝 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-335835
公開番号（公開出願番号）：特開2000-164834
出願日： 1998年11月26日
公開日（公表日）： 2000年06月16日
要約：

【要約】【課題】 メモリトランジスタとセレクトトランジスタとが形成されたフラッシュメモリ部と周辺回路トランジスタが形成されたロジック部とを同一基板上に有する不揮発性メモリ半導体装置において、工程を煩雑化することなく、特にセレクトトランジスタにおけるゲート空乏化を抑制し、高速動作可能なトランジスタ構造を提供する。【解決手段】 メモリトランジスタは第1絶縁膜を介してフローティングゲートとコントロールゲートが積層された構造であり、少なくともセレクトトランジスタのゲート電極が、メモリトランジスタのフローティングゲート電極と同層で形成されたポリシリコン膜にトランジスタのソースドレイン領域形成工程におけるイオン注入により不純物濃度が高められた単層構成であることを特徴とする。

請求項（抜粋）：

メモリトランジスタとセレクトトランジスタとが形成されたフラッシュメモリ部と周辺回路トランジスタが形成されたロジック部とを同一基板上に有する不揮発性メモリ半導体装置において、前記メモリトランジスタは第1絶縁膜を介してフローティングゲートとコントロールゲートが積層された構造であり、少なくともセレクトトランジスタのゲート電極が、メモリトランジスタのフローティングゲート電極と同層で形成されたポリシリコン膜にトランジスタのソースドレイン領域形成工程におけるイオン注入により不純物濃度が高められた単層構成であることを特徴とする半導体装置。

IPC (6件)：

H01L 27/115 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  H01L 27/08 102 C ,  H01L 29/78 371

Fターム (36件)：

5F001AA01 ,  5F001AA43 ,  5F001AA63 ,  5F001AB08 ,  5F001AD17 ,  5F001AD61 ,  5F001AD62 ,  5F001AG07 ,  5F001AG12 ,  5F001AG40 ,  5F048AB01 ,  5F048AC01 ,  5F048BB06 ,  5F048BB08 ,  5F048BC06 ,  5F048BE04 ,  5F048DA25 ,  5F083EP02 ,  5F083EP23 ,  5F083EP55 ,  5F083EP63 ,  5F083EP68 ,  5F083ER22 ,  5F083JA04 ,  5F083JA53 ,  5F083PR05 ,  5F083PR36 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083ZA01 ,  5F083ZA06 ,  5F083ZA07

引用特許：

審査官引用 (6件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-076280   出願人：セイコーインスツルメンツ株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平6-298756   出願人：ソニー株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平7-204614   出願人：ソニー株式会社
• 特開平3-126265
  
• 特開昭62-045165
  
• 特開平3-125479