特許
J-GLOBAL ID：200903055294684500
メモリコントローラ
発明者：
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出願人/特許権者：
代理人 (1件)：
合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-073174
公開番号（公開出願番号）：特開平10-055306
出願日： 1997年03月26日
公開日（公表日）： 1998年02月24日
要約：
【要約】【課題】 ルックアサイドキャッシュアーキテクチャのデータ処理システムに設けられる、改善されたメモリコントローラが開示される。【解決手段】 データ処理システムは上位レベルキャッシュを結合されたプロセッサと、コントローラメモリを結合されたメモリコントローラと、プロセッサとメモリコントローラとの間に接続されたプロセッサバスと、メインメモリとを含む。さらに、データ処理システムは、プロセッおサとメモリコントローラに並列にプロセッサバスへ接続された下位レベルキャッシュを含む。本発明の第一の局面に従えば、メモリコントローラに設けられたロジックは、書き込み要求が下位レベルキャッシュによってサービスされない場合に、その書き込み要求に関連づけられたデータが置換され変更されたキャッシュラインであれば、その書き込み要求の受け取りに応答して、メモリコントローラに結合されたコントローラメモリの中に上記関連づけられたデータを記憶し、よってデータ処理システム内のデータ記憶を最適化する。
請求項（抜粋）：
ルックアサイドキャッシュ構成のデータ処理システム内でデータ記憶を管理するメモリコントローラにして、上記データ処理システムは上位レベルキャッシュを結合されているプロセッサと、上記メモリコントローラへ接続するためのコントローラメモリと、上記プロセッサと上記メモリコントローラとの間を接続するプロセッサバスと、上記プロセッサと並列に上記プロセッサバスへ接続された下位レベルキャッシュと、メインメモリとを含み、上記高レベルキャッシュと上記下位レベルキャッシュの各々は1つまたは複数のキャッシュラインを含み、さらに上記メモリコントローラは、上記メインメモリ内の指定されたアドレスに対する書き込み要求とデータの受け取りに応答して、上記書き込み要求が上記下位レベルキャッシュによってサービスされるかどうか、また上記データが上記上位レベルキャッシュまたは上記下位レベルキャッシュから置換された変更済みのキャッシュラインであるかどうかを決定する手段と、上記書き込み要求が上記下位レベルキャッシュによってサービスされず上記データが上記上位レベルキャッシュまたは上記下位レベルキャッシュから置換された変更済みキャッシュラインであるという決定に応答して、上記データを上記メインメモリ内の上記指定されたアドレスに記憶する手段と、上記書き込み要求が上記下位レベルキャッシュによってサービスされず上記データが上記上位レベルキャッシュまたは上記下位レベルキャッシュから置換された変更済みキャッシュラインではないという決定に応答して、上記データを上記メモリコントローラに結合されたコントローラメモリ内に記憶する手段とを備え、よって上記データ処理システム内のデータ記憶を最適化するようにしたメモリコントローラ。
FI (2件)：
G06F 12/08 D
, G06F 12/08 F
