特許
J-GLOBAL ID:200903055833295688
半導体装置とその製造方法
発明者:
,
出願人/特許権者:
代理人 (1件):
高橋 敬四郎 (外1名)
公報種別:公開公報
出願番号(国際出願番号):特願2002-074871
公開番号(公開出願番号):特開2003-273206
出願日: 2002年03月18日
公開日(公表日): 2003年09月26日
要約:
【要約】【課題】 良好なトランジスタ特性が得られる、STIを用いた半導体装置を提供する。【解決手段】 半導体装置は、半導体素子を形成したシリコン基板1と、シリコン基板に形成され、表面から次第に幅が狭くなる台形状の断面形状を有し、シリコン基板中の活性領域を分離する素子分離用トレンチ6と、トレンチ表面に形成され、1〜5nmの厚さを有する酸化シリコン膜または窒化酸化シリコン膜の第1ライナ絶縁層7と、第1ライナ絶縁層の上に形成され、2〜8nmの厚さを有する窒化シリコン膜の第2ライナ絶縁層8と、第2ライナ絶縁層の画定する凹部を埋め込む素子分離領域9と、を有する。
請求項(抜粋):
半導体素子を形成したシリコン基板と、前記シリコン基板に形成され、表面から次第に幅が狭くなる台形状の断面形状を有し、前記シリコン基板中の活性領域を分離する素子分離用トレンチと、前記トレンチ表面に形成され、1〜5nmの厚さを有する酸化シリコン膜または窒化酸化シリコン膜の第1ライナ絶縁層と、前記第1ライナ絶縁層の上に形成され、2〜8nmの厚さを有する窒化シリコン膜の第2ライナ絶縁層と、前記第2ライナ絶縁層の画定する凹部を埋め込む素子分離領域と、を有する半導体装置。
IPC (2件):
H01L 21/76
, H01L 27/08 331
FI (2件):
H01L 27/08 331 A
, H01L 21/76 V
Fターム (30件):
5F032AA40
, 5F032AA44
, 5F032AA45
, 5F032AA46
, 5F032AA77
, 5F032CA03
, 5F032CA17
, 5F032CA20
, 5F032DA03
, 5F032DA04
, 5F032DA23
, 5F032DA24
, 5F032DA25
, 5F032DA27
, 5F032DA28
, 5F032DA33
, 5F032DA34
, 5F032DA53
, 5F048AA04
, 5F048AA07
, 5F048AB04
, 5F048BA01
, 5F048BB05
, 5F048BB08
, 5F048BB12
, 5F048BC06
, 5F048BE04
, 5F048BF06
, 5F048BG14
, 5F048DA23
引用特許:
審査官引用 (5件)
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トレンチ隔離の製造方法
公報種別:公開公報
出願番号:特願平11-287090
出願人:三星電子株式会社
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分離部材を形成する方法
公報種別:公開公報
出願番号:特願平7-159235
出願人:インターナショナル・ビジネス・マシーンズ・コーポレイション
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特開昭58-009333
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