特許
J-GLOBAL ID：200903055911160263

トレンチ型絶縁ゲート半導体装置

発明者：
大月 正人

大月 正人 について


出願人/特許権者：
富士電機デバイステクノロジー株式会社

富士電機デバイステクノロジー株式会社 について


代理人 (1件)： 篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願2004-226308
公開番号（公開出願番号）：特開2006-049455
出願日： 2004年08月03日
公開日（公表日）： 2006年02月16日
要約：
【課題】トレンチ型IGBTのオン電圧をIEGT並みの低い状態のままで、スイッチング損失も低くし、トータルの発生損失を低減し、かつ高い素子耐圧が得られるトレンチ型絶縁ゲート半導体装置を提供すること。【解決手段】複数の第一トレンチがそれぞれ前記ベース層を挟む第一間隔と、第一間隔より広い第二間隔とを有し、第一間隔のベース層は第一導電型のソース領域を備え、エミッタ電極が前記ベース層と前記ソース領域との両表面に共通に接触し、第二間隔の前記ベース層は、オフ時の順電圧印加時に、第二間隔下のドリフト層に拡がる空乏層の等電位線と第一間隔下のドリフト層に拡がる空乏層の等電位線との共通平坦化手段を備えているトレンチ型絶縁ゲート半導体装置とする。【選択図】 図1
請求項（抜粋）：
第一導電型のドリフト層と、このドリフト層の一方の表面内に形成される第二導電型のベース層と、前記ベース層の表面から形成され前記ドリフト層に達する深さであって内部にゲート酸化膜を介して埋設されたゲート電極を有する複数の第一トレンチを備えるトレンチ型絶縁ゲート半導体装置において、前記複数の第一トレンチが前記ベース層を挟む第一間隔と、第一間隔より広い第二間隔とを有し、第一間隔のベース層は、前記ベース層表面から第一トレンチ内壁面にかけて選択的に形成される第一導電型のソース領域を備え、エミッタ電極が前記ベース層と前記ソース領域との両表面に共通に接触し、第二間隔の前記ベース層は、オフ時の順電圧印加時に、第二間隔下の前記ドリフト層に拡がる空乏層の等電位線と第一間隔下の前記ドリフト層に拡がる空乏層の等電位線との共通平坦化手段を備えていることを特徴とするトレンチ型絶縁ゲート半導体装置。
IPC (3件)：
H01L 29/78 ,  H01L 29/739 ,  H01L 29/06
FI (6件)：
H01L29/78 655A ,  H01L29/78 652C ,  H01L29/78 652H ,  H01L29/78 652P ,  H01L29/78 653A ,  H01L29/78 654Z
引用特許：
出願人引用 (4件)
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審査官引用 (5件)
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