特許
J-GLOBAL ID：200903055941193557

半導体集積回路の製造方法

発明者：
浜田 秀史

浜田 秀史 について


出願人/特許権者：
沖電気工業株式会社

沖電気工業株式会社 について


代理人 (1件)： 小岩井 雅行 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-285847
公開番号（公開出願番号）：特開平11-121707
出願日： 1997年10月17日
公開日（公表日）： 1999年04月30日
要約：
【要約】【課題】 占有面積が小さく、容量の大きいキャパシタを備える半導体集積回路を製造できる製造方法を提供する。【解決手段】 例えば、エキシマレジストに対するエッチングレートの選択比が大きい材料(例えば、BPSG)からなるマスク材料層21を、層間絶縁膜12上に形成(e)し、そのマスク材料層21をエキシマリソグラフィ技術により加工することにより、キャパシタ電極用のホール26を形成する(f)。そして、ホール26に、ポリシリコンを充填(g,h)し、マスク材料層21を除去することによって、キャパシタ電極16を形成する(i)。
請求項（抜粋）：
キャパシタと、前記キャパシタと接続される半導体素子とを含む半導体集積回路の製造方法において、前記半導体素子が形成された基板上に前記半導体素子を覆う層間絶縁膜を形成する層間絶縁膜形成工程と、前記層間絶縁膜に、リソグラフィ技術を用いて前記半導体素子へのコンタクトホールを形成するコンタクトホール形成工程と、前記コンタクトホールの内部にポリシリコンを充填する第1ポリシリコン充填工程と、この第1ポリシリコン充填工程後の構造上に、形成すべきキャパシタの一方の電極である第1キャパシタ電極の高さに相当する厚さを有するマスク材料層を形成するマスク材料層形成工程と、前記マスク材料層に、リソグラフィ技術を用いて前記コンタクトホール上に位置するホールであって、形成すべき第1キャパシタ電極と同じ形状のホールを形成するホール形成工程と、前記ホール内にポリシリコンを充填する第2ポリシリコン充填工程と、前記マスク材料層を除去することによって第1キャパシタ電極を形成するキャパシタ電極形成工程と、このキャパシタ電極形成工程で形成された第1キャパシタ電極の表面に誘電体膜並びに第2キャパシタ電極を形成するキャパシタ形成工程とを備えることを特徴とする半導体集積回路の製造方法。
IPC (2件)：
H01L 27/108 ,  H01L 21/8242
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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