特許
J-GLOBAL ID：200903056032815201

同期型半導体記憶装置

発明者：
大島 成夫

大島 成夫 について

, 
小澤 進

小澤 進 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平11-060440
公開番号（公開出願番号）：特開2000-260181
出願日： 1999年03月08日
公開日（公表日）： 2000年09月22日
要約：
【要約】【課題】 データ転送サイクルを高速化するプリフェッチ方式を採用しながら、周辺データ線の本数を削減してチップサイズ縮小を実現できる同期型半導体記憶装置を提供する。【解決手段】 メモリセルアレイ2から読出されたビット線データは、I/O端子当たり2ビットのデータが並列にメインデータ線対MDQ(E),bMDQ(E)及びMDQ(O),bMDQ(O)を介して、DQB(E),DQB(O)に転送される。DQB(E),DQB(O)はそれぞれセンスアンプ24とラッチ回路25を有する。最下位カラムアドレスにより、2ビットデータの取り出し順序が判定され、先頭データはDQB(E)内のラッチ回路25をスルーして周辺データ線RDに転送される。その間、後続データはDQB(O)内のラッチ回路25に一時保持され、その後先頭データと同じ周辺データ線RDに転送される。
請求項（抜粋）：
メモリセルアレイと、クロックに同期して供給されるアドレスをデコードして前記メモリセルアレイのメモリセルを選択するデコード回路と、前記メモリセルアレイのデータが転送される複数のメインデータ線対と、各メインデータ線対毎に設けられた、ラッチ回路を内蔵するデータ線バッファと、各データ線バッファのデータをデータ入出力端子に転送するための複数の周辺データ線とを備え、前記メモリセルアレイから読み出されたデータ入出力端子当たり複数ビットのデータが前記メインデータ線対を介して前記データ線バッファに並列転送され、その複数ビットのデータのうち先頭データが前記ラッチ回路をスルーして前記周辺データ線に転送される間、後続データが前記ラッチ回路に一時保持され、その後先頭データと同じ周辺データ線に転送されるようにしたことを特徴とする同期型半導体記憶装置。
IPC (2件)：
G11C 11/407 ,  G11C 11/409
FI (2件)：
G11C 11/34 362 S ,  G11C 11/34 354 R
Fターム (4件)：
5B024AA07 ,  5B024BA29 ,  5B024CA07 ,  5B024CA15
引用特許：
審査官引用 (3件)

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