特許

J-GLOBAL ID：200903056705469122

半導体記憶装置、そのデータ書込方法およびその並列試験装置

発明者： 大石 司
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-155015
公開番号（公開出願番号）：特開平9-007396
出願日： 1995年06月21日
公開日（公表日）： 1997年01月10日
要約：

【要約】【目的】 加速テストを外部に設けられたテスト装置の機能や精度に影響されることなく高速かつ柔軟に実行することのできる半導体記憶装置を提供する。【構成】 テストモードコントロール回路19は、外部からの制御信号およびアドレス信号の組合せにより、テストモードが指定されたことを検出し内部周期設定回路20を活性化する。内部周期設定回路20は、活性化時に所定の周期を有するクロック信号は発生してコントロール回路18へ与える。コントロール回路18は、テストモード設定回路80からのテストモード指定信号と内部周期設定回路からのクロック信号に従って、内部アドレス発生回路10から順次クロック信号に同期して内部アドレス信号を発生させ、メモリアレイ7のワード線を選択する。

請求項（抜粋）：

行列状に配置される複数のメモリセルを含むメモリセルアレイと、外部からの一のテストモード指定信号に応じて、前記テストモード指定信号が活性化している期間中、所定の周期のクロック信号を発生するクロック発生手段と、前記テストモード指定信号と前記クロック信号とに応答して、内部アドレス信号を前記クロック信号に同期して順次発生する内部アドレス発生手段と、外部からのアドレス信号と前記内部アドレス信号を受けて、前記テストモード指定信号に応じて、いずれか一方を出力するアドレス信号切換手段と、前記クロック信号に同期して動作し、前記アドレス信号切換手段からの出力に応じて、前記メモリセルアレイの対応する行を選択する行選択手段を備える、半導体記憶装置。

IPC (5件)：

G11C 29/00 303 ,  G01R 31/28 ,  G11C 11/401 ,  H01L 27/108 ,  H01L 21/8242

FI (4件)：

G11C 29/00 303 B ,  G01R 31/28 B ,  G11C 11/34 371 A ,  H01L 27/10 691

引用特許：

出願人引用 (4件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平4-192032   出願人：日本電気株式会社
• ダイナミックメモリ装置
  公報種別：公開公報   出願番号：特願平4-230692   出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-049877   出願人：シャープ株式会社
• 特開平3-204951
  

審査官引用 (4件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平4-192032   出願人：日本電気株式会社
• ダイナミックメモリ装置
  公報種別：公開公報   出願番号：特願平4-230692   出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-049877   出願人：シャープ株式会社
• 特開平3-204951