特許
J-GLOBAL ID：200903056740396146
半導体集積回路装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-012614
公開番号（公開出願番号）：特開平11-214644
出願日： 1998年01月26日
公開日（公表日）： 1999年08月06日
要約：
【要約】【課題】 情報蓄積用容量素子の容量絶縁膜を高誘電体材料で構成したDRAMにおいて、容量絶縁膜を形成する際に行われる高温の熱処理に起因して下層の配線が絶縁膜の表面から剥離する不良を防止する。【解決手段】 情報蓄積用容量素子Cの容量絶縁膜をTa2 O5 ( 酸化タンタル) 膜46などの高誘電体材料で構成したキャパシタ・オーバー・ビットライン構造のDRAMにおいて、情報蓄積用容量素子Cよりも下層に配置されるビット線BLおよび周辺回路の第1層目の配線23〜26の、少なくとも下地の酸化シリコン膜28と接する部分をW膜で構成することにより、容量絶縁膜を形成する際に行われる高温熱処理に起因してビット線BLや配線23〜26と酸化シリコン膜28との界面の密着性を向上させる。
請求項（抜粋）：
半導体基板の主面上に形成された酸化シリコン系の第1絶縁膜の上部に、少なくともその一部が前記第1絶縁膜と接するように延在する配線が形成され、前記配線の上部に形成された第2絶縁膜の上部に、少なくともその一部が高誘電体膜で構成された容量絶縁膜を有する容量素子が形成された半導体集積回路装置であって、前記配線を構成する導電膜は、少なくとも前記第1絶縁膜と界面を接する部分が、チタンを除いた高融点金属、または高融点金属の窒化物からなることを特徴とする半導体集積回路装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
