特許

J-GLOBAL ID：200903057265877637

MILパターン生成回路

発明者： 林 直樹
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 堀 城之
公報種別：公開公報
出願番号（国際出願番号）：特願平11-296451
公開番号（公開出願番号）：特開2001-119308
出願日： 1999年10月19日
公開日（公表日）： 2001年04月27日
要約：

【要約】【課題】 本発明は、集積度が高く、回路規模の小さいMILパターン生成回路を提供する。【解決手段】 複数のカウンタを備えるMILパターン生成回路であって、入力クロックのパルスをカウントし、カウントした値を第1のカウント値として出力し、前記第1のカウント値が最大カウント値に達するとカウントをクリアする第1のカウンタと、前記第1のカウント値が入力され、前記第1のカウント値がクリアされるのに応じて前記第1のカウント値のパルスをカウントし、カウントした値を第2のカウント値として出力し、前記第2のカウント値が最大カウント値に達するとカウントをクリアする第2のカウンタとを備えることを特徴とする。

請求項（抜粋）：

複数のカウンタを備えるMILパターン生成回路であって、入力クロックのパルスをカウントし、カウントした値を第1のカウント値として出力し、前記第1のカウント値が最大カウント値に達するとカウントをクリアする第1のカウンタと、前記第1のカウント値が入力され、前記第1のカウント値がクリアされるのに応じて前記第1のカウント値のパルスをカウントし、カウントした値を第2のカウント値として出力し、前記第2のカウント値が最大カウント値に達するとカウントをクリアする第2のカウンタとを備えることを特徴とするMILパターン生成回路。

Fターム (8件)：

5J065AA01 ,  5J065AA03 ,  5J065AD10 ,  5J065AF03 ,  5J065AG06 ,  5J065AH02 ,  5J065AH06 ,  5J065AH23

引用特許：

審査官引用 (3件)

• インターリーバ
  公報種別：公開公報   出願番号：特願平11-087632   出願人：国際電気株式会社
• マルチステージインタリーブのアドレスデータ生成回路及びアドレスデータ生成方法
  公報種別：公開公報   出願番号：特願平11-273898   出願人：富士通株式会社
• マルチステージ・インタリーブ・パターン生成器
  公報種別：公開公報   出願番号：特願平11-076763   出願人：富士通株式会社