特許
J-GLOBAL ID：200903057442393890
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2003-004290
公開番号（公開出願番号）：特開2004-221170
出願日： 2003年01月10日
公開日（公表日）： 2004年08月05日
要約：
【課題】工程数を増すことなく、低圧MISFETのIdsの向上と高耐圧MISFETのBVdsの向上とを実現することのできる技術を提供する。【解決手段】低圧MISFETQLおよび高耐圧MISFETQHのゲート電極7およびサイドウォールスペーサ10aをマスクにして半導体基板1を所定量エッチングした後、高耐圧MISFETQH形成領域のゲート電極7およびオフセット層となる第1半導体領域9を覆うレジストパターン11を形成し、半導体基板1にn型不純物をイオン注入して相対的に高濃度な第2半導体領域12を形成する。これにより、低圧MISFETQLでは、不純物濃度が相対的に高い第2半導体領域12からなるLDD構造のソース・ドレインを形成してIdsを向上し、高耐圧MISFETQHでは、浅く形成された低抵抗の第1半導体領域9からなるオフセット構造のソース・ドレインを形成してBVdsを向上する。【選択図】 図7
請求項（抜粋）：
(a)半導体基板の第1領域の表面に第1絶縁膜を形成し、前記半導体基板の前記第1領域とは異なる第2領域の表面に第2絶縁膜を形成する工程と、
(b)前記半導体基板上に導体膜を堆積した後、レジストパターンをマスクとして前記導体膜をエッチングし、前記第1領域に前記導体膜からなる第1ゲート電極、前記第2領域に前記導体膜からなる第2ゲート電極を形成する工程と、
(c)前記半導体基板に第1不純物をイオン注入して、前記第1および第2ゲート電極の両側の前記半導体基板に第1半導体領域をそれぞれ形成する工程と、
(d)前記半導体基板上に第3絶縁膜を堆積した後、前記第3絶縁膜を異方性エッチングして、前記第1および第2ゲート電極の側壁にサイドウォールスペーサをそれぞれ形成し、さらに前記第1半導体領域の下部を残して、前記半導体基板をエッチングする工程と、
(e)前記第2ゲート電極と前記第2ゲート電極の両側の所定領域とをレジストパターンで覆った後、前記半導体基板に前記第1不純物と同じ導電型の第2不純物をイオン注入して、前記第1ゲート電極の両側の前記半導体基板および前記第2ゲート電極の両側から所定距離離れた前記半導体基板に第2半導体領域をそれぞれ形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
FI (2件)：
H01L27/08 102B
, H01L27/08 102C
5F048AA05
, 5F048AB01
, 5F048AC01
, 5F048BB05
, 5F048BB08
, 5F048BB09
, 5F048BB12
, 5F048BB16
, 5F048BC06
, 5F048BF16
, 5F048BG01
, 5F048BG13
, 5F048DA27
