特許
J-GLOBAL ID：200903057561717971
演算増幅回路およびそれを用いた半導体装置
発明者：
出願人/特許権者：
代理人 (6件)：
深見 久郎
, 森田 俊雄
, 仲村 義平
, 堀井 豊
, 野田 久登
, 酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2006-220043
公開番号（公開出願番号）：特開2008-048039
出願日： 2006年08月11日
公開日（公表日）： 2008年02月28日
要約：
【課題】消費電流が小さく、セトリング性能が高い演算増幅回路を提供する。【解決手段】このフォールデッドカスコード型演算増幅回路では、N型差動トランジスタ対の電流源であるトランジスタ1の電流駆動能力を、その負荷段の電流源であるトランジスタ4,5の各々の電流駆動能力よりも小さく設定し、P型差動トランジスタ対の電流源であるトランジスタ14の電流駆動能力を、その負荷段の電流源であるトランジスタ10,11の各々の電流駆動能力よりも小さく設定する。これにより、消費電流の低減化とセトリング性能の向上を図ることができる。【選択図】図1
請求項（抜粋）：
フォールデッドカスコード型の演算増幅回路において、
N型差動トランジスタ対および第1の電流源を含む第1の入力段と、
P型差動トランジスタ対および第2の電流源を含む第2の入力段と、
前記N型差動トランジスタ対に接続された1対の第3の電流源を含む第1の負荷段と、
前記P型差動トランジスタ対に接続された1対の第4の電流源を含む第2の負荷段と、
前記第1および第2の負荷段の間に接続された増幅段とを備え、
前記第1の電流源の電流駆動能力は前記第3の電流源の電流駆動能力以下に設定され、
前記第2の電流源の電流駆動能力は前記第4の電流源の電流駆動能力以下に設定されていることを特徴とする、演算増幅回路。
IPC (1件)：
FI (1件)：
Fターム (15件)：
5J500AA01
, 5J500AA13
, 5J500AA47
, 5J500AC36
, 5J500AC53
, 5J500AF10
, 5J500AH10
, 5J500AK07
, 5J500AM04
, 5J500AM17
, 5J500AM21
, 5J500AT01
, 5J500DN01
, 5J500DN23
, 5J500DP02
出願人引用 (1件)
審査官引用 (5件)
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