チャネル消去/書込によるフラッシュメモリ-セル構造の製造方法およびその操作方法

発明者： ,
出願人/特許権者： ,
代理人 (1件)：志賀正武 (外9名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-069171
公開番号（公開出願番号）：特開平11-330280
出願日： 1999年03月15日
公開日（公表日）： 1999年11月30日
要約：

【要約】【課題】隣接したソースまたはフラッシュメモリーセルの操作に影響を及ぼさないフラッシュメモリーセル構造および製造方法ならびに操作方法を提供することである。【解決手段】スタックトゲートGおよび第1フィールド酸化膜21を有する基板20に形成されるものであって、スタックトゲートGおよび第1フィールド酸化膜21間に位置するとともに、ドレインとなる第1型イオンドーピング領域25と、第1型イオンドーピング領域25に隣接し、かつスタックトゲートGの下方に位置する浅い第2型イオンドーピング領域26と、第1型イオンドーピング領域25の下方に位置して、その一辺が第1フィールド酸化膜21に連接し、その他辺が浅い第2型イオンドーピング領域26に連接してウェルとなる深い第2型イオンドーピング領域27とから構成される。

請求項（抜粋）：

スタックトゲートおよび第1フィールド酸化膜を有する基板に形成されるものであって、前記スタックトゲートおよび第1フィールド酸化膜間に位置するとともに、ドレインとなる第1型イオンドーピング領域と、前記第1型イオンドーピング領域に隣接し、かつ前記スタックトゲートの下方に位置する浅い第2型イオンドーピング領域と、前記第1型イオンドーピング領域の下方に位置して、その一辺が前記第1フィールド酸化膜に連接し、その他辺が前記した浅い第2型イオンドーピング領域に連接して第2型ウェルとなる深い第2型イオンドーピング領域とを具備するチャネル消去/書込によるフラッシュメモリーセル構造。

IPC (5件)：

H01L 21/8247 , H01L 29/788 , H01L 29/792 , H01L 21/265 , H01L 27/115

FI (3件)：

H01L 29/78 371 , H01L 21/265 F , H01L 27/10 434

引用特許：

出願人引用 (9件)

不揮発性半導体記憶装置およびその製造方法
公報種別：公開公報出願番号：特願平7-279155 出願人：三菱電機株式会社
特開平2-082581
半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平8-056900 出願人：新日本製鐵株式会社

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審査官引用 (19件)

不揮発性半導体記憶装置およびその製造方法
公報種別：公開公報出願番号：特願平7-279155 出願人：三菱電機株式会社
特開平2-082581
特開平2-082581

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