特許
J-GLOBAL ID：200903059300030440

薄膜半導体集積回路

発明者：
山崎 舜平

山崎 舜平 について


出願人/特許権者：
株式会社半導体エネルギー研究所

株式会社半導体エネルギー研究所 について


公報種別：公開公報
出願番号（国際出願番号）：特願平7-043409
公開番号（公開出願番号）：特開平8-213477
出願日： 1995年02月07日
公開日（公表日）： 1996年08月20日
要約：
【要約】【目的】 Nチャネル型の薄膜トランジスタとPチャネル型の薄膜トランジスタで構成されたCMOS構成の回路のPチャネル型薄膜トランジスタのリーク電流に起因する消費電力を低減する。【構成】 Pチャネル型の薄膜トランジスタ101とNチャネル型の薄膜トランジスタ103で構成されるCMOS回路において、Pチャンネル型の薄膜トランジスタ102を追加する。この、Pチャネル型の薄膜トランジスタ102での電圧降下を利用することにより、Pチャネル型の薄膜トランジスタ101のドレイン近傍における電界の強さを緩和することができ、薄膜トランジスタ101のリーク電流を低減することができる。そして、CMOS回路全体の消費電力を抑制することができる。
請求項（抜粋）：
少なくとも1個のPチャネル型薄膜トランジスタで構成され、信号入力端子と、出力信号を供給する出力端子を備えた第1の薄膜トランジスタ回路と、また少なくとも1個のNチャネル型薄膜トランジスタで構成され、信号入力端子は前記第1の薄膜トランジスタ回路と入力を共有し、出力信号を供給する出力端子を備えた第2の薄膜トランジスタ回路とを有し、前記第1・第2の薄膜トランジスタ回路の出力端子の間に少なくとも1個のPチャネル型薄膜トランジスタを挿入して接続したことを特徴とする薄膜半導体集積回路。
IPC (5件)：
H01L 21/8238 ,  H01L 27/092 ,  H01L 27/08 331 ,  H01L 29/786 ,  H01L 21/336
FI (4件)：
H01L 27/08 321 L ,  H01L 29/78 614 ,  H01L 29/78 617 A ,  H01L 29/78 627 G
引用特許：
審査官引用 (11件)
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