特許
J-GLOBAL ID：200903059567747077
スタックトゲートメモリセルの構造とその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
社本 一夫 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-165570
公開番号（公開出願番号）：特開平11-214548
出願日： 1998年06月12日
公開日（公表日）： 1999年08月06日
要約：
【要約】【課題】 EPROMまたはフラッシュメモリセルに等しい保持時間と、DRAMセルに等しい書込み・消去時間とを有するスタックトゲートメモリセル構造と製造方法を提供する。【解決手段】 半導体基板に深い拡散ウェルを形成し、その中に第2拡散ウェルを形成してからソース/ドレイン拡散領域を形成することでMOSトランジスタ(M1)を構成する。更に、チャネル領域上面の半導体基板上にトンネル酸化膜を堆積し、このトンネル酸化膜上にポリシリコンゲートを堆積形成してから絶縁膜を堆積する。MOSトランジスタ上にスタックトキャパシタを形成し、このスタックトキャパシタが、第1プレート電極を包囲する絶縁膜を有し、短絡プラグにより絶縁膜の開口を貫通して前記ゲートと第1プレート電極とを接続してフローティングゲートを形成する。第1プレート電極上にキャパシタ誘電膜を堆積してから第2プレート電極を堆積し、第2プレート電極によりMOSトランジスタのコントロールゲートを形成する。
請求項（抜粋）：
(a)半導体基板中に注入形成され、深い拡散電圧発生器と相互接続する第1導電型の深い拡散ウェルと、(b)前記深い拡散ウェル内部に注入形成される第2導電型の第2拡散ウェルと、(c)MOSトランジスタであって、前記第1導電型の材料を前記第2拡散ウェル中に注入して形成され、ビット線電圧発生器と相互接続するドレイン拡散領域と、前記第2導電型の材料を前記第2拡散ウェル中に注入して形成され、前記ドレイン拡散領域から1チャネルの長さの距離に位置するとともに、ソース制御電圧発生器と相互接続するソース拡散領域と、チャネル領域内の前記半導体基板上に配置され、前記チャネルの長さが、前記ドレイン拡散領域と前記ソース拡散領域との間の前記チャネル領域の長さであるトンネル酸化膜と、前記チャネル領域上面の前記トンネル酸化膜上に配置される第1ポリシリコン材料よりなるゲートと、から構成されるMOSトランジスタと、(d)前記半導体基板上に位置するとともに、複数個の開口を設けて、前記第2拡散ウェル、前記ドレイン拡散領域、前記ソース拡散領域、前記ゲートと相互接続させる絶縁膜と、(e)スタックトキャパシタであって、前記絶縁膜上に堆積され、短絡プラグを介して前記絶縁膜の前記複数個の開口のうち1つの開口を貫通して前記ゲートと相互接続され、前記ゲートとともに前記MOSトランジスタのフローティングゲートを形成する第2ポリシリコン材料よりなる第1プレート電極と、前記第1プレート電極上に配置されるキャパシタ誘電膜と、前記キャパシタ誘電膜上に配置されて、ワード線電圧発生器と相互接続し、前記MOSトランジスタのコントロールゲートを形成する第3ポリシリコン材料よりなる第2プレート電極と、から構成されるスタックトキャパシタと、を備えていることを特徴とするスタックトゲートメモリセルの構造。
IPC (4件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
